Chip123 科技應用創新平台

標題: 負載為大電容時的buffer設計 [打印本頁]
作者: g9664414    時間: 2007-10-9 06:09 PM
標題: 負載為大電容時的buffer設計
當輸出端無法推大電容時需要在多加buffer8 x+ ^+ w8 K  G1 l; J* R
請問此buffer要如何設計?!) p1 m! l2 G" ^9 j% i
確切的流程為何?!) r7 C& U$ ^( B$ t$ y* G6 a
謝謝大家^^
作者: m851055    時間: 2007-10-10 06:07 AM
一般為第一級M=1 第二級 M=2 第三級 M=3 第四級 M=4 ........，必須注意需為偶數。
作者: g9664414    時間: 2007-10-10 02:19 PM
不是應該要看電容的大小來決定每一級mos的大小嗎?!
, }# J; C6 q! t/ x' b) m謝謝回答喔!!
作者: m851055    時間: 2007-10-10 02:30 PM
標題: 回復 3# 的帖子
你應該是指Length及width吧，如果是length、width建議作spice sim。
作者: g9664414    時間: 2007-10-10 04:33 PM
嗯嗯~沒錯!$ ^" }) h5 \- L1 c, L* {  ^
那要怎麼模擬呢?!. M- s& |$ Z) p/ g- \
假設負載為5pf
0 m, O8 M8 O; y% t* @. u/ S但現在電路的輸出只推的動1pf
9 ?1 Y; p9 |4 e& I  e* \那我的buffer該怎麼設計呢?!
  \7 Y* _) W: v& g) W謝謝回答!!
作者: m851055    時間: 2007-10-10 05:41 PM
標題: 回復 5# 的帖子
你是指不會模擬軟體嗎?還是你不會參數測定?/ f; `/ P' C. Q5 Z# e( m6 j

2 q7 v1 h  M& }4 z- b1 f如果只是參數設定的畫一般MOS只有length  width  M就足夠了如果不夠就多加幾級或M數提高- O( i5 B, o. F% G7 _- v

( ~, o2 c* ^, \( d* b0 y' ]或者直接用MOS設計一個電路去加大電流
作者: g9664414    時間: 2007-10-11 02:00 AM
不是軟體耶...6 v7 g" \; {0 U. |& N- R  b3 ]6 r9 k
我的問題是( j- g  _3 h4 ^) i+ N4 l8 J7 Y
每一極inverter(也就是buffer)的 pmos & nmos的size' |( M; x1 y. S4 O3 J$ D# k  O, R
該怎麼去求?!1 c! f4 {9 g4 `$ K4 K
我記的好像是跟電路輸出端能呈受的電容大小 & 要掛的負載電容多大有關
/ f# A4 |9 T$ z* s+ bex:假設現在的電路輸出端可以承受1pf的loading4 r" l# n* _/ A) i9 h  C
   但如果是要改成推5pf的loading
+ j3 U0 n5 D0 \( e   那buffer size該怎麼設計?!
. f9 k+ Z3 D* l' i: ~# ?/ m& e8 E+ e6 J   我知道要設計成偶數級5 E* ?2 Q$ y4 B" _& M- S+ p& c
    那每一級跟每一級間mos的size是成倍數關係嗎?!倍數是?!
- @( h3 a. s1 x   開始推的第一級size又是多少呢?!
) [+ n5 \% e4 q, P謝謝回答!!
作者: m851055    時間: 2007-10-11 09:36 PM
標題: 回復 7# 的帖子
你所說的問題在spice ，就可以try出來了，你這樣問感覺很奇怪。' T9 q: p% y8 c8 e0 Z9 e

; i8 r3 {2 G+ k* m7 N3 B# O% o, a: A0 b! C5 S
一般length為最小值，PMOS之width為NMOS之width的2-3倍。你可以try PMOS width=8 NMOS width=4試試看。
作者: sjhor    時間: 2007-10-12 09:09 AM
這個應該是很苦老的問題了!!2 H, ]1 P& @& v3 X, B* h% I
我記得吳重雨老師曾經敎過!7 G9 h. k& G8 r+ z
最佳的倍數是 e 約等於  2.78倍!!. B0 f: N8 G) u# M' r8 m( u
目前常用的是 3 ~ 4 倍!!
; [& @5 c# w8 c: ]0 y+ ?最好是看你的 rising  & falling time 與 total delay time 的 simulation 來決定!!  比較好!!5 b, E; A1 z/ i2 W
而且此 Buffer 也不要串太多比較好!!6 c+ `+ t4 v* ?8 \7 T2 S

: f0 @- i; v: j  A+ h, g此篇應該放到  analog 版比較適合唷!!
作者: yhchang    時間: 2008-2-3 10:51 AM
標題: 回復 1# 的帖子
這問題在一些 VLSI Design 的課本上會提到
/ T% d( _7 C* @, H; a
  d5 U5 a1 c7 C! w與9樓所說的相同   Inverter  做Buffer來推動時2 Q8 T& {4 ~8 F6 K1 j# ^- v  r
一定是偶數級來推動
% D0 j6 J# g7 P, m, s8 I9 p倍率上  用數學公式求到的  最佳化的 Inverter delay optimal的值就是e- u' }( P5 k+ S+ [; ~
也就是 2.71828.....
% }, i& D- y# d& I9 D5 R但實質上 電路的使用. V  ^$ X6 ]6 ?$ p( q2 h* I% _0 X
譬如我們  多半都是  2倍到4倍之間) h9 }" ~0 ]0 v& n! V- q
比如 第一級是    2/1   倍數是 3倍的話
) b2 C4 G  V' s$ `$ N3 r第二級就是  6/3   第三級是  18/9   以此類推! U" _0 S- J0 P+ @
推動到  你最後一級的  推Loading的 slope 在  0.5-0.8ns上下
! ?7 l- h+ b9 ^  R然後使用的總面積也不會太大的情況下& J" Z6 e% w: ^- H; i* b
就是一個最佳的Buffer推動方式
作者: Shouwei    時間: 2008-2-3 11:59 AM
恩，樓上的板主都說得很清楚了(俗稱這種buffer為taped buffer or supper buffer)
; G, x: ]) F' M# r2 Q' B/ ?大部分還是用3就好了
# L) d2 b1 g' T2 a" q8 F5 m記得layout時要很注意哦~因為越往後面，mos高度越高# r2 G2 e6 C2 v- B
建議使用finger type來畫後面的mos讓大家的mos都跟第一級一樣高0 d  y" n7 L( Z; b
然後contact多打幾個，特別是在輸入、輸出端  K, G# y% a4 K3 E- q# q/ J% ~& L" Z
metal打大片一點  m3 V7 B! h& o5 R+ a$ d0 F  j
畢竟大size的buffer流過的電流較大8 l  ^  g3 D1 N% M+ j
會有dc power的問題
作者: yoyo20701    時間: 2008-2-19 06:07 PM
喔~~了解囉~~多謝大大的解答唷~~~謝謝你~感謝你



歡迎光臨 Chip123 科技應用創新平台 (http://free.vireal.world/chip123_website/innoingbbs/) Powered by Discuz! X3.2