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標題: SDRAM/DDR PCB Layout怎麼做比較好 [打印本頁]

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作者: TK25    時間: 2007-10-28 06:43 PM
標題: SDRAM/DDR PCB Layout怎麼做比較好
請問SDRAM (或DDR)在PCB layout(for 4 or 6 layer)上有那些layout準則須要注意
7 u/ d% T* \0 \. ~% _: `才可以得到最好的EMI或noise效果

" S8 N# r8 v  D' K9 z- s目前已知的rule:
1. 走線等長
; w, ^- y* N: c" N% C   - 每一條走線(Ctrl/Addr/Data)嗎? 還是控制線就好(Ctrl or Ctrl+Addr)?
8 e9 U, x; F9 \) t/ i* X   - 等長的範圍為何? (100mil?)
0 C$ R: F8 ?4 _8 e2. Clock加粗
6 W( {( f! T' ]6 a   - 多粗? 是否不同頻率, 有不同的寬度規格?
3 A/ i0 u. X  a7 q9 h* |# f2 U3. Clock包地
  n% o/ g6 ?8 F6 z   - 須要打VIA嗎? 如果要打VIA, 做得到等長嗎?

目前做了一片4 layer PCB
+ F; _1 G5 n9 k+ w  m9 N! p4 jSDRAM clock=148MHz
. B1 {! _$ e! |' S但整片PCB(包括ground)用頻普都可以量的到148MHz得倍頻
- J& Q. h& L' O, q8 U: w請大家提供一下意見

7 W$ A! H* ^3 Q) J( K* W, v% p9 \謝謝

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作者: jauylmz    時間: 2007-12-7 09:56 AM
這些東西，不是應該客戶或是Design 要設的 Constraint 嗎
: o9 [0 Y( }1 F, G1 m這去問一下就可以知道的

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作者: masonchung    時間: 2007-12-7 11:29 AM
The drfferent SDR/DDR chip manufacturer has different constraint
This will be the critical design , please take care about it

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作者: 華雲    時間: 2008-1-11 07:01 PM
另外提供兩點建議：
1.走線層面的規劃，不要有平行走線(串音干擾)
2.Trace線有完整之參考層(完整的銅箔面)

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作者: qwertmn    時間: 2008-1-30 07:19 PM
1.DDR RAM上的速度很快，所以每條trace之間的差距不可超過50mil。
0 \1 ^* V% ~: e: [8 D2 W* [尤其是FSCLK+和FSCLK-之間的差距不可大於20mil。
9 @1 B; |8 O" Y( H0 ^2.除了FSCLK+和FSCLK-之間的TRACE是1:1(SPACE:TRACE WIDTH)，其他的必須是2:1
3.所有TRACE的總長不可以超過2500mil。
  D1 I. g5 B; L0 i. X
: U1 a7 Q8 J5 `以上這樣解說不知道是否幫你解決呢?

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作者: september03    時間: 2010-1-5 05:02 PM
SDRAM 的Clock是single end. DDR 是Differential. 電壓也不一樣, 請問是那一種?
" z4 Q4 k; ~/ l( M! y( c# v建議你用近場天線去量測是否是從 cpu的SDRAM clock帶出來的還是 cpu本身的memory controller.
這樣比較容易下 solution.

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作者: semico_ljj    時間: 2010-1-7 05:50 PM
我也来学习一下

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作者: robertshen    時間: 2010-9-28 10:38 AM
獲益良多 .獲益良多 .thanks ..............................................

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