Chip123 科技應用創新平台
標題:
以verilog來實做JPEG2000的DWT部分
[打印本頁]
作者:
alias
時間:
2007-10-29 06:43 PM
標題:
以verilog來實做JPEG2000的DWT部分
如題，目前遇到幾個問題想要請教：
. c2 ^! A! B) u( n' q/ ~- ~
首先，架構用的是lifting scheme，如圖
" m9 s- ^' H j' t& i& l& Q f3 p: l1 r
- Y( u4 p( V8 }6 M* G, N: n( A
+ G3 {% Z- V8 E; T
第一個問題：
- ?7 D" d4 E, }7 b& U0 S
關於delay register的問題，如圖
# L$ ~8 Q! O# N/ r) J% b0 p7 [; i
2 L3 W8 @' k- J9 y
經過delay register的資料都會延遲一個時脈。
7 t% s" a! \0 ]% Y
要怎麼樣設計才能讓它呈現以下的順序：
/ G" F* ?; P0 d
in_even[3:0] | 1 | 2 | Delay register
( P1 b7 _1 O% W
---------------------------------------
8 o/ |& a" N' [7 H/ d+ k5 D
in_even[0] in_even[0] x in_even[0]
0 e0 }) E. D! F3 Y3 s5 X
in_even[1] in_even[1] in_even[0] in_even[1]
& O- U" `4 C1 T( W- e4 a, v
in_even[2] in_even[2] in_even[1] in_even[2]
5 N8 M' {5 Z) z. }6 F, d7 I
in_even[3] in_even[3] in_even[2] in_even[3]
% N5 j, V5 @- m6 a+ i' M# l$ }
in_even有4bit，依序輸入1bit，第2條路徑所收到的值會存在Delay register，延遲一個時脈之後再輸出
- X+ x+ x5 U: x7 `
原本是用兩個D-FF來做，但是結果總是怪怪的.....
- t4 `+ I- ]0 W
; O7 }3 I3 R8 ~# A$ f2 l3 Y$ K
第二個問題：
7 j$ e8 ~( f' O7 J9 I3 v3 ?
想請教圖中的加法器與乘法器要怎麼實作。
7 B6 \6 g: q5 i9 c+ ~4 X$ f. H
我原本是使用以IEEE 754為標準的單精確度加法器與乘法器(32bits)，
/ L* J( h: l; A! e+ w
但是總覺得怪怪的，畢竟輸入的資料也才8bits，分成奇偶之後各4bits，
! K9 `7 U" C! h" @8 Y
如果以32bits的加法器與乘法器去跑，跑完資料量不就大增？
: B9 l, d0 T5 {3 e3 O, l$ a
4 G( r: y$ V" L( P4 m0 d
m& T2 n2 w7 Y* h1 _
以上兩個問題，希望有實作過的人或是知道的高手指點一下
作者:
masonchung
時間:
2007-10-29 10:57 PM
1.你的 even /odd 觀念有誤
- Z8 p# U! `, l" C
2.實做的加法/乘法器是要做有限精確度分析的
作者:
alias
時間:
2007-10-30 12:06 AM
可以請你再說明的清楚一點嗎？這樣子我看不是很懂你的意思...
作者:
masonchung
時間:
2007-11-4 11:54 PM
even /odd 都是8-bits
' v% `8 W* }) _) n, u: r
硬體實做對於程式浮點運算部份是要做精確度取捨
歡迎光臨 Chip123 科技應用創新平台 (http://free.vireal.world/chip123_website/innoingbbs/)
Powered by Discuz! X3.2
- Y( u4 p( V8 }6 M* G, N: n( A