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標題: charge pump 鎖相環電路LPF參數如何確定？ [打印本頁]
作者: liangshangquan    時間: 2007-10-29 08:35 PM
標題: charge pump 鎖相環電路LPF參數如何確定？
我在設計一個charge pump 鎖相環電路，已經流片一次了。LPF電容采用外接。現在需要將LPF 電容改版，放在chip里面。現在遇到了一些問題，希望朋友們能幫助我下下。
  }  v, H" N! k7 I# O4 x1 _2 B+ E! h8 }; [) _
基本情況如下： , A: J9 w4 u9 v( H6 H( K: v& ^
1）0.35um的CMOS工艺- j8 ?2 `1 n- H! l! u0 W/ w
2) LPF是三阶的傳統結構，电容采用PIP电容，由于面积的限制，总的C的大小大概为1nF。
7 j, P! H6 m* T0 U6 f8 ^: O3) PLL的输入频率范围可以是6-160MHz之间变化的，输出频率范围是在96-400MHz范围变化的。
2 q: |$ S, d5 Z9 ]" K: }. Z" ~# `4) VCO的输出有个分频模块，在環路內可以 實現 4、 8、 16、 32的分频控制。
5 O' a0 Q( m/ [. Q  a2 {; |% I  p) z5 |4 ?
經matlab計算和電路遇到的問題：9 ]7 A6 G" e! O, _0 j' a
1）由于主滤波器的电容太小，我的LPF出来电压纹波很大，我早上算了下，由500多个ppm。多大的波紋是可以 容忍的？設計 時該如何減小呢？
) W' l* g) u* x& d, K2）电路做trans仿真，可以完成鉴频并且锁定。但是無法實現零相差，相位上总是反馈信号要超前參考信號一些。从charge pump的控制电平上看，总是在给LPF充电，可是总是充不到所要的电压上。這是什么原因，該如何解決呢？
" Q! B$ Q# Q2 N: q2 b4 a3） 根據如前的應用頻率，我的交叉頻率多大最為合理。可是如果是100－200K rad/s，主濾波器的電容無法做到nF 的數量級。
+ D  W- X4 u3 K) N7 S- a' {% I, k8 A, H/ u2 g3 J9 E2 K
請高手為小女子指點迷津，謝謝
作者: simenkid    時間: 2007-10-29 10:11 PM
1) 設計時通常是縮小您的迴路頻寬或是增加阻尼即可
# x  r) h; l$ r4 ^. U2) 看不太懂您的意思.... 但我參您可以檢查一下充放電電流的匹配度" |/ F7 J0 o2 d0 p3 t, B
　鎖相不一定要0相差才是鎖相, 要看相位頻率偵測器的種類, 只要回授訊號與參考訊號之間有一固定相位差即可$ N0 t( D/ {9 v) |
　通常不是0相差可能來自電路本身些微延遲所造成的5 D! z9 g( \( G* a5 |, G
3) 看不懂"交叉頻率"是什麼意思, sorry
作者: liangshangquan    時間: 2007-10-29 10:40 PM
不好意思，Eleen的一個PPT上寫的交叉頻率的概念，cross frequency。我的理解應該就是環路帶寬吧。
/ W- I0 S* T& ~. Q* m9 V5 y8 F9 ]6 z. @- l( x2 {( {& f; }
由于我的PLL 是PFD＋charge pump型的，如果我的LPF做得理想應該是可以做到相位鎖定的。
$ s; i/ F, v( f$ m" x/ ~: o0 l; E' Q8 l" m! p- N% \' r- V
謝謝您的解答。
作者: finster    時間: 2007-10-30 01:49 AM
PFD是Phase Frequency Detector的縮寫,亦即它可判斷PLL的input和output頻率的phase及頻率的誤差,進而反應到charge pump及LPF作出反應,然後再調整VCO4 H1 V, d/ \* R& Y8 t
一般而言,要作到相位鎖定和charge pump比較沒有關係,真正要留意的反而是PFD電路,因為PFD電路會有dead zone的問題,而這個會造成PLL的input和output頻率有一個相位誤差存在,如何改善PFD的dead zone,目前有好幾種架構都己經有發表在paper上了
, [( w) V  b6 R; v; |再者,即使PFD電路是採用沒有dead zone的架構,在layout的安排上也要非常小心,如果其UP及DN的path不平均對稱的話,一樣也會造成相位差存在' D0 @+ g# ^% k% A3 S" t
+ w9 f6 |" ~- L6 L. y  C
如果你覺得你的ripple過大,那麼,我倒是建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?2 P1 f6 B  k9 k3 C8 _& n
藉由這些值可以幫助你探究你的PLL究竟是那裡出問題,前三項數值是設計PLL很重要的參數,若照你所描述,應該是你的damping factor過小吧
9 ]' u" u, M0 G4 N# x再者,1nF的電容很大,我以前所設計過的PLL也從沒設計到這麼大的電容,150pF的電容己經幾乎是我的上限了,建議你重新檢視你PLL的各個block參數,我想,你的PLL應該沒有作最佳化的設計
作者: liangshangquan    時間: 2007-10-30 05:39 PM
謝謝二位的熱情回復。
3 H7 W  _; b* U  B, p" ~# Y- V" v& s) w" r$ Y; b
我做了計算和仿真，我目前PLL 相位差始終存在和CP電流的匹配度影響似乎不是很大。
  v0 F4 o- w# e2 T( }& F1 u) V4 W0 r% R; h9 ]- S
finster說的 cp電流可能回事重要的原因，但是應該如何確定呢？和 LPF中的 C1的大小關系大嗎？- h) @' O  e6 F

3 ], |3 V2 }, I) X3 I+ ^還有版主說的“最佳化設計”該如何驗證和實現呢？
作者: monkeybad    時間: 2007-10-30 06:58 PM
我覺得輸出clock和輸入clock存在相位差應該是正常的吧 輸出clock總是要經過一個counter除頻後才回授到PFD
0 @2 l& g' \8 \) c所以不可能達到0相位差 但是相位差只要是固定的就可以了 ! Y, L6 z" ]! r( {
在PFD兩端的clcok才有可能存在接近0相位差的clock吧
3 K8 d+ x0 D* Z4 {( Y
6 D* o1 q  r# s6 ?) p另外紋波電壓多大要看你的output clock的jitter能忍受多大 我覺得可以簡單的計算一下 2 \* n4 ?1 V) X( ~3 w# r
就是 jitter=1/(紋波低電壓時VCO output頻率)-1/(紋波高電壓時VCO output頻率) 9 S/ g3 l1 E6 o/ K8 F4 G+ w+ B
大概可以估計你的紋波是不是在能容忍的範圍
. X- L) d# c5 |1 Y$ P5 R一般都是蠻小的啦 而且你的LPF電容用到1n了 超大的 所以紋波應該不會太大才對
8 h: A2 {0 b7 g- ~1 [- C0 K( E  f$ f, I% ?: G9 Y% ^$ f
假如紋波太大那最直接的方法就是降低CP的電流 增加LPF的電容 這樣紋波就變小囉4 z& f& n6 i% E4 W0 T! c
但是PLL鎖定時間會變慢: k. N1 ^, p* y; G
另外也要注意CP上下電流源有沒有相等" G# K; Y, N- c* ^3 F' Z6 O9 F' [
. T5 y; O* Y# H5 C% k) h3 [2 \
要最佳化首先弄清楚 PLL各個參數之間的關係 可從PLL運作的model推導公式得知
, I& R# F, W1 r; |/ M/ [好康相報裡面有提到一些相關的設計文件 可以先參考一下# s' A$ U4 m, ^& Z, Y
http://www.chip123.com/phpBB/viewthread.php?tid=8116&extra=page%3D4
1 O8 i* R6 b: g9 e! D) i) p% R; t另外Razavi : Design of Analog CMOS Integrated Circuits 裡面也有講解可以參考一下
* H: W) Y3 H( L
; Q9 y2 n1 ^# Q# J[ 本帖最後由 monkeybad 於 2007-10-30 07:07 PM 編輯 ]
作者: finster    時間: 2007-10-31 06:03 AM
PLL的設計有其數學式和相關的關係$ K, K0 Z$ F* e$ r5 \
如我建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?
8 D$ h6 f7 n* d! m因為這些都會影響著你所設計出來的PLL的performance,如果你都不知道不這參數所代表的函義為何,那所設計出來的PLL即使會動,其performance應該也不會太好4 r! \$ Q% o& d- w) S
我上述所提的那些都在monkeybad大大所推薦的Razavi : Design of Analog CMOS Integrated Circuits中第15章有很詳細的介紹和公式推導,強烈建議你花點時間去看一下,我想,對於你設計PLL有很大的助益
9 D' D- ]% f1 c% O9 b: ^節錄一下書中所提的:damping factor > 0.707
# [3 e7 c. \( g* w* U! K為何要使用二階R-C和三階R-C的理由書中有提,另外,兩個電容的大小比例為10~15倍,至於何者為大,何者為小,書上也有提
  W0 Y* P% u5 E3 ]VCO的gain會影響你PLL的jitter,如果沒有留意,那出來的PLL的jitter應該不會很好......
6 l  v" ~* \4 L$ H$ Z這些,書上都有提
作者: yoyo20701    時間: 2007-11-1 08:55 PM
喔~~講的蠻詳細的~~多謝謝大大講解~~讓我又上的一課~~謝謝
% Z( D! p3 }& j$ ~3 {3 v  B雖然我沒做過pLL~~看看也不錯ㄚ~~謝謝
作者: ilovehorn    時間: 2007-12-14 10:47 AM
標題: 回復 7# 的帖子
大大你好
1 ~- A0 q" X6 [( u3 P3 M我剛看了一下Razavi的PLL部分* v% r  }. U  d; o; }$ n$ {4 u. x1 f% ?9 E
你們提到的C1與C2是不是書中的Cp與C2呢
7 @" R( i1 [, `6 U3 j' z1 m也就是LPF 還有抑制高頻雜訊的電容9 a+ [* f5 l: _0 h
我是類比新手# U0 Q7 Q+ D9 v6 C' }/ @" K
還請大大解惑3 V! c; {4 ~3 S) ?
謝謝
$ U: o+ k& O6 N* I# s
; Q' b% b4 ~8 x% j[ 本帖最後由 ilovehorn 於 2007-12-14 10:50 AM 編輯 ]
作者: finster    時間: 2007-12-14 06:07 PM
原帖由 ilovehorn 於 2007-12-14 10:47 AM 發表 ' t+ K0 ^8 M  T8 I, ~
大大你好+ d9 h+ u( T+ s0 M( b  A4 c; R& g
我剛看了一下Razavi的PLL部分
( F$ P) _* O; x9 C你們提到的C1與C2是不是書中的Cp與C2呢! I) o. G, I2 e. [. q( w9 I' R
也就是LPF 還有抑制高頻雜訊的電容
3 C! j- n1 m3 j& Y* e9 G/ ~我是類比新手  B/ E' m# ~: d
還請大大解惑" _  G2 F% H5 Z- S5 I  q" v6 t
謝謝
5 o5 Q: l4 J. C0 m  M8 B

. v$ N+ S) j$ `/ a' \
1 T4 f1 h5 ?7 U+ E3 Z" h: A3 t沒錯
作者: fcchang    時間: 2008-7-28 09:06 AM
台大有個專做pll的教授叫劉深淵
6 T0 S! X  d+ F" T& h; o+ a$ c/ i6 M) I他的講義裡關於這方面的介紹非常仔細$ D8 x! o1 M5 d( j1 H  V: j/ d; W
設計上你的 c1、c2的比值，頻寬的大小
: w5 `# I! v5 c9 }3 \  g4 ], A對所應的phase margin，damping factor
: m6 I7 f2 ^2 `, V2 W+ k; D通通算出來給你8 V" u% N, j0 b/ h
不妨網上找一下: P; k3 `# Z1 P
應該會很有幫助的
作者: zhangxu2100cn    時間: 2008-12-3 02:45 PM
偶然发现这个论坛，发现真的不错，我还不是大牛，希望以后沃野能帮大家解决问题
作者: quantum    時間: 2009-1-6 03:17 PM
根据反馈系统的一般原理来理解：
* j$ ~, G  [, D. K" @3 y, ephase margin 大，则damping factor 大，ripple小，但settle time 长，
" e2 i* g0 O" R  Xphase margin 小，则damping factor小，ripple 大，但settle time短。
: A& j2 l' _! m5 Q$ v# x
7 p/ G/ z6 S/ K这样理解妥当吗，呼唤大大解答！



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