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標題: November 13, 2007 CDNLive! Taiwan [打印本頁]
作者: sophysn    時間: 2007-10-30 04:03 PM
標題: November 13, 2007 CDNLive! Taiwan
　
　

CDNLive! Taiwan
[table=98%]
Save the date: November 13, 2007
Hsinchu, Taiwan
新竹國賓大飯店 10F
一年一度的 Cadence 使用者大會 Cadence Designers Network (CDNLive! Taiwan ) 即將在 11 月 13 號於新竹國賓大飯店舉行 !
CDNLive! 是 Cadence 使用者最重要的一個技術會議。讓我們客戶能夠會見彼此，與 Cadence 技術專家們，討論設計先進晶片與系統的挑戰與最佳方法。 CDNLive! 提供深入的技術內容，涵蓋電子設計業中各式各樣的規範，提供針對複雜設計問題的解決方案。
Cadence Designer Network 是 Cadence 的使用者社群，也是 2006 年創建的 CDNLive! 的東道主； Cadence Designer Network 的目標是要孕育 Cadence 使用者之間，以及使用者與公司之間更佳的通訊，替客戶創造並享受優勢。 客戶有機會能夠加入技術顧問團隊，幫助帶動 Cadence 產品技術進步，以便因應客戶需求提供產品與服務。




活動內容 :

在一天的活動裡面，低功耗的設計仍是我們關注的話題，來自業界的專家使用者將針對先進製程，分享他們解決邏輯設計、驗證、設計實現、客製化設計、封裝設計和 PCB 設計方面當今的成功案例和未來的可能性，並解釋他們如何應用優異的設計方法與技術贏得優勢。此外，我們也呈現貫穿設計與製造端 DFY 與 DFM 等發燒話題，以及最新 SiP/PoP 等技術。 來自歐洲ST與 Freescale 的專家也將發表他們使用Cadence Incisive產品開發經驗，歡迎大家踴躍參與!

Demo: 實際參與 Cadence 最新產品、流程和設計方法的 demo ，與你用來進行創造性設計的解決方案專家直接對話。
Keynote: 傾聽影響和推動全球電子市場變革與創新的產業界領袖們演講，討論市場趨勢，讓您動見觀瞻。
Designer Expo: 了解 Cadence 和其他參展廠商共同開發的解決方案，與他們如何運用 cadence 技術創新與研發。



本次活動只在新竹舉辦，歡迎您的加入! 參加並填寫活動問券者就可以得到精美小禮物一份。前 50 位報到的貴賓還能獲得 early birds 的精美紀念品: LECO樂高積木禮盒。全程參與您就有機會抽到 ESPON FUN 映機 ( 投影機、 DVD 、音響三合一 ) 、 ASUS R2H 七吋寬螢幕 UMPC ，以及 Sogo 禮券一萬元等大獎喔 !
活動報名 :
一律上網報名， 活動網址 : http://www.cadence.com.tw/cdnlive_2007/main_01.htm
報名網址 http://www.cadence.com.tw/cdnlive_2007/agenda.htm
　
活動地點 :
新竹國賓大飯店 :
地址 : 新竹市中華路二段 188 號
電話 :               03-515-1111         
位置圖 : http://www.ambassadorhotel.com.tw/ch/hsinchu/overview/location.htm
台北新竹交通車 :
台北 -> 新竹 : 11/13 ( 星期二 ) 7:30am 台北火車站東三門
新竹 -> 台北 : 11/13 ( 星期二 ) 5:10pm 新竹國賓大飯店新光三越門口
活動聯絡人 :
Cadence 益華電腦 沈瀅渝 (Sophy Shen)
電話 :               03-566-3834         
Email: sophys@cadence.com
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[ 本帖最後由 sophysn 於 2007-10-30 04:12 PM 編輯 ]
作者: sophysn    時間: 2007-10-30 04:05 PM
標題: 議程表:
09:30
TimeDESCRIPTION / PRESENTATION TITLECOMPANYSPEAKER
10:00WelcomeCadenceWillis Chang, Country Manager
10:05Executive Keynote:
Winning Strategy in Global Electronics Design Chain		CadenceLung Chu, AP President
10:30Executive Keynote:
Evolving Design Automation to Accelerate Product Development		CadenceMike Fister, CEO
10:50Guest Keynote ITSMCKuo Wu, Group Director
11:20Innovation by Understanding PeoplePhilipsShikuan Chen, Director
11:50Lunch Break
13:20All attendees proceed to breakout sessions
TrackDigital Implementation/DFY/DFMCustom Design/DFMTrackLogic Design and Advanced VerificationPCB and Packaging
Ballroom A, 10FBallroom B, 10FBallroom C, 10FBallroom D, 11F
DESCRIPTION / PRESENTATION TITLEDESCRIPTION / PRESENTATION TITLEDESCRIPTION / PRESENTATION TITLEDESCRIPTION / PRESENTATION TITLE
COMPANYSPEAKERCOMPANYSPEAKERCOMPANYSPEAKERCOMPANY
13:2065nm Chip Implementation
The Challenge to Meet Timing, Power, and DFM Closure		AMS Designer from SpectreVerilog: Migration and Usability Improvements13:20Verification Challenges for
Multimedia SOC design -
“First Cut Work” with Xtreme		Adopt the lead-frame based package
to SiP software for bonding simulation
GUCCheng-Hong TsaiCadenceLei SongAvisionDavid Hsia Faraday
14:00Spirits of DFY optimization
in APR platform tools		Bridging the Gap between the
Silicon Process and the Circuit Design		14:00Low Power Functional Verification and Closure of Power IntentDesigning in DDR2
memories
TSMCChung-min FuProplus
Solutions		James MaCadenceNeyaz KhanFoxconn
14:40Cadence Encounter DFM solutionQRC RF and VPCD 14:40HW-SW IP Verification Flow Using ISXAdvanced SiP/PoP
technology solution
CadenceFrank LeuCadenceVincent LiuST MicroelectronicsLaurent DucoussoIBM
15:20Break (10 mins)15:20Break (10 mins)
15:30Power Analysis on Power Gating
Design using VoltageStorm		Manufacturing Variability Analysis15:30Plan-and Metric-driven Principles
Underlying our Plan-to-Closure Methodology		Batchmode Timing Analysis
FaradayJames SuClearshape InvitingCadenceHamilton CarterFoxconn
16:10VCAD Services and
Productivity IP		Next Generation Infrastructure
for
Schematic Back Annotation
in Virtuoso Analog Design
Environment		16:10Experiences with Developing a SystemVerilog Testbench for SoC Verification of Real ProductsEMC Rule Checker – Shorten Cap Connection Length
CadenceOlaf ZinkeCadenceMadhur SharmaFreescaleFrank DonnerFoxconn
16:50Ending
　

[ 本帖最後由 sophysn 於 2007-10-30 04:13 PM 編輯 ]
作者: sophysn    時間: 2007-10-30 04:38 PM
標題: 補上圖片檔


[ 本帖最後由 sophysn 於 2007-10-30 04:46 PM 編輯 ]



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