Chip123 科技應用創新平台

標題: charge pump PLL中三階LPF電阻電容布局的問題 [打印本頁]
作者: liangshangquan    時間: 2007-12-6 02:52 PM
標題: charge pump PLL中三階LPF電阻電容布局的問題
各位好：
. o$ g5 [% ]7 ?) X6 u7 p( x. E  ?
: |- q8 |9 H# e8 [; |1 ^現在我要畫PLL的版圖，其中三階LPF中的電阻和電容，大小值已經確定，但是如何布局我不是很清楚。
6 p- h2 [1 W0 n  k$ P* {
% l5 X6 @3 @7 G4 m特別是兩個電阻，一個是產生零點的，一個是高階電阻，會給電路帶來高頻雜訊。我該如何floorplan呢？) c) _+ P( ^  k2 l. m

' @0 X5 @4 W" g. B% ~/ d$ k$ _7 Y我準備采用poly電阻，并且放在N阱里。但是這兩個電阻是放在一起呢，還是分別畫呢。還需要分別畫guarding ring嗎？
+ v! D, g6 m' o6 h2 i- e( L
* }- w' E" q' a靜等答復，謝謝各位。5 {  q5 U2 H; B9 P2 k4 }% j

& f8 g/ ]" r" l9 X[ 本帖最後由 liangshangquan 於 2007-12-6 02:53 PM 編輯 ]
作者: finster    時間: 2007-12-9 10:25 AM
我個人是覺得LPF中的電阻和電容在LAYOUT上的影響倒是還好
) g+ r/ N1 B+ d& R6 R4 i我們當初並沒有特別在這邊花多大的功夫+ {( x0 [3 Z6 l) I1 C( _) C* S
不過,我不確定你的poly電阻的一個squal有多大,一般來說,poly電阻的一個squal並不大,所以你layout上畫出來應該會有點大,我們之前大部份都是用p+ diff電阻,因為它的阻值較大,所佔的面積就會比poly電阻來的小一些
  f: Q' m, g$ U3 n1 Y/ n! B在畫PLL,我們最重視的是VCO和charge pump部份的layout畫法和位置安排,因為那會直接影響到PLL的performance,故而,建議你多少些心思在這兩塊電路上的layout,LPF的R,C,我個人是覺得影響不大
作者: dewen0812    時間: 2007-12-11 11:23 AM
標題: 學習在學習
我本身也是做pll的我覺得charge pump與vco的layout佈局是會引響整個performance
" h0 y' U, F( N: w其實layout出來的電容和電阻跟你tapeout回來的值本身也會有一些差距,除非是你很在意你的
; c1 ~" g! g3 z3 qpole,zero的點,那可以考慮common centroid的畫法,去降低process variation
作者: liangshangquan    時間: 2007-12-12 05:00 PM
yes。我們的采用的兩層poly的工藝，所以選取了ploy，它具有較大的square值，是45歐姆/方塊。選擇diff到也是個不錯的選擇。謝謝樓上兩位的建議。" Q/ ?2 C& z* O4 y

+ e" A7 Q9 j/ q6 H& c還有個問題想請教下，就是對VCO輸出整形的考慮。
) |2 Y" E  X* j& v& W7 }  m. Y+ s原來芯片就是一個差分變單端的簡單比較器＋一級buffer，我在想能不能將這個比較器設計的更好些以提高其整形的效果呢？
# l6 Y9 O1 ^2 V' J  c3 b0 t還有就是buffer的作用，其輸出信號是輸入到divider中的，我是不是應該根據下級電路的驅動能力來設計這個buffer呢？
; l( u% K! @0 E/ Ibuffer的尺寸和級數對整形和帶載能力有什么特別的要求沒有？
* s2 J$ ?/ O$ p0 q2 K+ H- [) I- M& E
作者: finster    時間: 2007-12-14 06:16 PM
原帖由 liangshangquan 於 2007-12-12 05:00 PM 發表   \- B" _; A% Y! P. v1 l
yes。我們的采用的兩層poly的工藝，所以選取了ploy，它具有較大的square值，是45歐姆/方塊。選擇diff到也是個不錯的選擇。謝謝樓上兩位的建議。
; t, j/ I1 {% v) i, ^4 d7 L3 C& T/ h! w
還有個問題想請教下，就是對VCO輸出整形的考慮。
  \% p9 \" E2 b( V  n% J! i2 o原來芯片就是一個 ...

3 S# Q3 V/ g- R9 E# O; Z  x$ n/ A8 I+ t3 H1 a4 a) _  Q6 u! `

% [( b# j* p3 M; {一般來說,VCO的output waveform不太可能是rail-to-rail,所以,大部份都會再加一個differential-to-singled-ended circuit(D2S)作為放大之用,除此之外,通常,如果D2S之後若沒有要接降頻(除頻)電路,絕大部份D2S會再加一個duty-cycle corrector特性在裡面
) O: z( a; z! s9 L因為D2S只是把VCO的output waveform放大,並沒有波形整形的功用,如果後級電路需要有50% duty cycle的要求,一般來說是加一個除2電路即可,但有時D2S之後便沒有作除頻頻的動作且又要50% duty cycle,那就在D2S之中加入duty-cycle corrector. }5 C* o4 S* K7 ]
& ^1 J) T7 x: D; \( A
另外,D2S的操作速度要跟的上VCO,所以,一般而言,D2S也還蠻耗電的,至於它的驅動能力,通常不會設計的太weak



歡迎光臨 Chip123 科技應用創新平台 (http://free.vireal.world/chip123_website/innoingbbs/) Powered by Discuz! X3.2