Chip123 科技應用創新平台
標題:
DRC所出現的問題？
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作者:
shihchia
時間:
2007-12-18 10:49 PM
標題:
DRC所出現的問題？
1、ｐ0.R.1 (@Min poly area coverage <14%
" x# O) P8 }8 ^% r
DENSITY POLYI INSIDE OF EXTENT < 0.14
2 V+ s' t& k4 g/ b
poly_DENSITY.log: 0.6 6.3 65.35 28.1 0.0940808
# R2 t9 M. k, q7 I
0 u; k* t$ \* A& H, R' T, ]
2、M1.R.1 {@ Min M1 area coverage <30%
' `& Z9 c ~/ ?( h
DENSITY M1I INSIDE OF EXTENT < 0.3
7 \. X- {2 m" t
M1_DENSITY.log: 2.95 4.75 67.15 30.25 0.250681
1 {7 |8 M E& V3 C% {9 o7 K9 ^
: t% Q0 p* P* E; w( f) }& E
3、M２.R.1 {@ Min M1 area coverage <30%
9 t9 H# X- m4 G% A" g0 r( y8 o/ ~
DENSITY M２I INSIDE OF EXTENT < 0.3
) S& d) s" ~6 s2 b
M2_DENSITY.log: 3.7 7.2 68.4 26.3 0.0331737
: h7 [* u' G' l ?
Y1 [) i/ Y5 H6 j* r7 y
" h, _8 X4 J" C8 [, Y
最近在layout全加器，在DRC時，遇到的這三個錯誤訊息
; A7 d3 c1 v5 |+ t0 ~
大家幫幫忙，一起替我解決一下唄
2 n. d6 T$ J1 e
謝謝啦！！！
作者:
小朱仔
時間:
2007-12-19 10:49 AM
這三個錯誤只要多補 poly metal1 metal2 dummy就可以解決了
% i+ D6 X) b0 f3 U# m$ f2 ?( L
像ploy gate要14% 但你只有9% 所以還要在努力加很多dummy poly這樣就可以過了
$ B" d$ `5 u* }& E/ i8 b- g
其餘依此類推,製程廠會要求density要夠是因為怕密度不足會造成Top Layer過重壓誇下層所以建議還是補滿
作者:
sw5722
時間:
2007-12-20 12:09 PM
像我們通常在小block時,這個問題會視為"假錯",
9 v0 k# S3 Y( X3 {+ Q5 p# R
等到上層整合時,再一次補齊.
: g7 V9 _# L; G$ n1 n
高密度是可以增加良率的.
作者:
cjchao
時間:
2007-12-20 12:51 PM
非 chip-level 時，可視這個問題為"假錯"，不需解。
作者:
motofatfat
時間:
2007-12-21 02:21 PM
通常在小block時,這個問題會忽略,
5 J3 P9 g3 V$ u/ S. |" G
等到最上層整合時,再一次補齊
_3 B' R8 X, j' F1 v F
或是框出不補ㄉ地方後,通常是類比或重要ㄉ地方
) R& l- }' H5 `5 |
讓光罩公司去補
作者:
u9513349
時間:
2008-1-17 09:25 PM
area coverage <14%
3 v" y$ n* u3 t) [
" V1 w# K% \) \) I$ t" O
area coverage <30%
4 O4 C: J0 g R; E5 y
e' w3 d2 I1 R0 i! o
在drc來講是正常的(那是當作業,非下線)
( q( m, {# x1 Q# t1 R9 `
0 K+ t% @/ g/ l% X5 I6 y+ p5 k6 y
如果要下線的話,就要補滿ｍｅｔａｌ 和 ｃｏｎｔａｃｔ
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