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標題: 如何減少RC效應? [打印本頁]
作者: breaking622    時間: 2007-12-22 11:52 AM
標題: 如何減少RC效應?
小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!# [/ Z$ ^( y+ a7 v( Z
. u; U0 D  D4 J
所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.. J5 s  ^8 o* H  N) s, s

, W  P7 Q6 W2 N8 u9 ?1 Y, U0 b9 e希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!7 ^8 g6 ?# a! e9 y2 x

/ q# V. o. m& }9 N) M謝謝!
作者: edengod    時間: 2008-1-11 06:13 PM
沒給你的 BANDGAP 的電路 及 Layout
( G" q9 X( s* |0 n7 U6 t很難知道你的問題在哪邊
6 r5 K$ P- n& u0 B( t6 [
( d" S& a2 E  ~5 y若方便  請 PO 一下吧
作者: u9513349    時間: 2008-1-16 04:09 PM
還沒嘗試過劃混合的電路~
; W. P( u( Q9 A0 l6 |) ]3 i- s9 O( V
不過之前上課老師說盡量能把METAL能簡短就短~
/ c$ ^# E! O3 u
+ z1 n7 E+ @1 ^因為METAL帶著許多的RC效應
作者: kf_chiang    時間: 2008-1-16 04:42 PM
bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.
作者: duckdh    時間: 2008-1-27 04:52 PM
儘量縮短彼此之間的距離,% _6 ?0 F; t7 H, `3 E
這樣有助於消滅額外的雜訊干擾,4 g# u+ v2 q0 e( y- ]# B
越短越佳
作者: yhchang    時間: 2008-1-27 11:11 PM
標題: 回復 1# 的帖子
我覺得可以用一個簡單的方法1 t0 t+ I) [- Q5 w& i
就是把你的Bandgap的LPE檔案拿出來看
% Y( z1 j0 H  W; `+ A把寄生電容排序一下
# H; L9 O/ f+ S0 u1 S* w$ O再把寄生最嚴重的幾個點拿出來看9 ?' I7 T, j6 V/ ~" Q2 Q; p1 k
看看寄生效應最嚴重的點是在你電路的哪些地方?" F  `1 ]8 X# `/ K
其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance/ J' f* X7 `. n6 q) _
或OP附近   相信都會對你的Bandgap 它整體的Performance. L" Z. @* B: U: L4 b9 K8 a) D
造成很嚴重的影響
2 Q0 z( \, l  o) E+ D! n) n% I然後你再去想  到底該 怎麼重畫它  才可以降低這些點的# S4 I! D1 i7 F& p
Parastic Capacitance5 z# Z- {/ w3 l5 V0 i5 o

- T. n2 |7 l; K. D4 z- c" _4 m[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]
作者: breaking622    時間: 2008-1-28 08:39 PM
這是我的電路圖和LAYOUT圖.
8 h9 M( P: G7 M5 U- E# Q
: x1 H0 U& G# ~3 D- {  L0 ?6 ^& a/ [2 B3 r) Y* R' B! k7 z2 t
我有想要看LPE,不過我看不出來他的排序.
" ~  L5 f+ C! E9 z
0 m. H8 @, S" E4 f9 p4 Y謝謝各位高手給我這麼多建議~~
作者: edengod    時間: 2008-1-31 04:37 PM
看過你的圖了
8 R' U% d. f: D" ]1 b( Q4 M) g1.BJT 上線太亂了   3條線  卻拉了很多不必要的線! O. W6 ?( C/ U3 m
2.在圖中間 CAP 跟MOS 間的線交錯太多了$ m; H8 T: q: k& u# J
3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多. H5 @# }$ J% o) |$ a  x$ t$ i
4.電路圖 也不是正確對的 9 ~; z) y4 W) H- F5 [1 L
5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的) M: S- {, j5 e; h
6.你沒說哪個 RC 不好   我只能猜 VREF
4 y0 Y2 \4 V  Q: G# b6 h2 s0 k9 @. {" u7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
9 F7 b( j$ s% ?1 u. g2 {你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長; X! A" Y* O  j
我認為你標 M2 的為 NMOS M1 的是 PMOS
( ~  |$ F: a  |+ a( X若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成% V: U% R$ I5 }  r
跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝
作者: breaking622    時間: 2008-1-31 10:37 PM
標題: 回復 8# 的帖子
1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
3 F  ^  \6 [& V* |請問大大有什麼可以建議我去修改的呢?
- k! {* W2 B4 B
- H7 W( E3 y! U% u) u. o7 U2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?
" L$ w$ V( I$ b( I! P: n
* r# {) `' ^& E4 w- z3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,: }6 k3 z# Z5 m. k- ^" q
所以上面的元件都沒有尺寸.. J. S  D9 X- `8 h" b- v* u
6 C6 e9 Y5 R- S9 V2 ?0 `
4.電路圖不是正確的是指??這個電路圖沒有任何功能??) h/ j6 x1 g  F5 U
4 N" {$ P4 E/ ~, o8 c1 H9 g
5.VREF是再電阻的第二根
  m' h, n- C$ A6 _1 _2 z2 z
$ w  A6 u7 o( ^4 i1 j6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??0 u7 o! O/ |+ a7 [0 w
  所以小弟我也不知道哪一部分的RC效應比較嚴重.9 r7 a! O4 ^) s1 n/ o+ I
我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
3 C8 f- x0 P) r" g# k7 J, T/ ^不過我不知道該怎麼去找那些是在佈局圖的哪裡.
: I4 x3 T9 Z( ?( X0 k) w8 h6 {" C: V
; s- c. [# u( e7 a* y' g: A7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.( d4 t( u- K+ R- {: f  ?) b
8 \4 i0 I7 M. ]( P* \

& l' x. |; y8 D' f* k* a4 F( T謝謝大大的解說!!
作者: breaking622    時間: 2008-1-31 10:40 PM
標題: 回復 6# 的帖子
想請問大大~~~~該怎麼看LPE檔裡面的電容排序??
作者: yhchang    時間: 2008-1-31 10:51 PM
標題: 回復 10# 的帖子
做完 LPE 之後    能過LPE就表示LVS也通過了
* A4 |1 `, j- J, }. R這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
- ~0 f" }" Z8 u3 |應該會是以 Hierarchical 形式 呈現
" Y6 r  O; T/ S) }4 ^
9 J1 ?1 S5 f) ^. {: N/ O" k. o& Q以Calibre來說  會是這樣的格式+ h3 M8 r8 K: W8 l4 b" @9 G
+ q# I& T% [+ P* E* |
寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        ' D- W8 ~. P7 t
c000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
0 ~0 m# j) y7 ?9 a2 E! f4 B$ P# ec000012346           xsdctl.xyctl.rba0              vss                8.50ff
9 w; g4 w/ s* k/ m6 Z....
) t+ q) T# N- D; R1 ^  z& {
5 C4 |$ m5 Z: D1 r% x, i3 b這裡的節點AB可以是: o1 q0 ?' }4 G6 B- S3 R
可以是某個點對VSS的電容
" a( T& \8 b  @4 C5 B' D' S* M  X7 v也可以是兩個點之間的 Couple 電容  A# N- a4 E# g8 J: H' S# I
8 {) }' I4 ]* z* k$ c5 e
不知道這樣有沒有回答到你的問題2 R0 s) U# b* d: Y) l9 i( n! g
如果你去點 你的電路的 Line  應該會出現流水號的節點名稱  j  }5 q  Z/ ]7 ~. ]; Z
你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值
作者: yhchang    時間: 2008-1-31 11:00 PM
抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||; e! `# C) l6 M; x! I, M

* c. d0 I# Q' ?+ c- M我印象中 Calibre 有三種抽取方式4 {: Z8 p4 T( v8 m# U7 x
4 X1 _6 H. T3 Q; r7 i
1.  Lump
% B4 r* Y/ T9 |9 \* z/ |, ]0 W2. Distribute, A" [! w1 U" s% \- ?3 i1 V5 n
3. point to point9 E+ _9 i4 s2 k! j  n+ h& S& X3 ]
" U0 H+ k4 V% q% X8 k, J: N
選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
- l2 {" j8 |) b. q$ f所以會看不到該節點的 total 的寄生電容
7 w" U% p: `' X9 I* a1 A1 T4 @/ z6 m
選第一種  會把 該點對地的電容算出來  但是電阻會被忽略8 N5 H1 f8 H1 ~& ?9 k/ u
選第三種  除了 RC Pai-model之外還會有 couple電容出現.
! u4 w* t3 q7 s& C4 p3 ~8 f
. q4 J. Z0 S6 c( b% A7 `所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的 0 ~% M( d, t3 x1 x9 _$ P
各層的 square電阻 自己model就可以了.
9 Y1 c- ]" a) Q8 \) w$ H; t! H# Q! ?! z6 M5 H. d* M8 s
選擇第一種抽取方式 得到LPE之後   在把電容值做排序
% s% n  Z5 p; h0 R8 U- b+ [5 Q) Osort -n +2  lpe_file  >!  new_file
9 |0 V, U5 F: O9 r* F: |* R# Q就可以看到  哪些節點比較 Critical了
- B% w9 v# _; _% H自然就會明白 那些節點在連接的時候,  Layout畫得不好.2 H1 e6 K2 |+ A3 _

6 p' j+ e9 b! C) \. A2 t' r& q[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]
作者: minxia.lee    時間: 2008-2-26 01:53 PM
看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？
作者: 小緯仔    時間: 2008-3-18 01:19 AM
多注意matching還有少用poly來當導線
" M5 Y4 Z1 s2 j! S* M. V3 L因為poly的阻值很高
作者: I1121MISSHONEY    時間: 2008-3-19 07:42 PM
多謝大家的分享心得
- d( y/ L) i' b8 B: J) I* H此類資料對我幫助很大$ G( j  y. }9 t
幸虧有你門分享可以讓我學到更多
作者: viasanviasan    時間: 2008-12-13 11:59 PM
蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:" `+ S. G+ p1 D/ x% P2 b, U" {' ^
出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
/ t0 h9 o! Y1 w( t- G4 j. y8 z出Pin後的Path以砲管型Metal逐步加寬!+ c! s4 t# G- Y7 E9 G
並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
4 x) B9 \3 c2 _( C& P! H0 z- d' ^最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。
作者: lnxmj    時間: 2008-12-23 04:59 PM
dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．



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