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標題: 類比電路特性 [打印本頁]
作者: uurtu666    時間: 2008-1-11 12:07 AM
標題: 類比電路特性
請問各位前輩,我是剛進入ic layout不久的菜鳥,畫類比電路時有些電路型態不是很熟,例如差動對的對偁性等等,有沒有哪些書籍講到這些相關知識?
" H% P/ a  d' Z1 _' n& ]一個via的阻值約多少?power line的寬度要如何取決?. U; O5 y" m: e, E
還有另一個問題,就是p type的電阻需要圍n gardring麻?
作者: vjc5    時間: 2008-1-11 08:44 AM
有一本畫layout的經典書
4 B+ q8 e* i" k5 A5 B0 T% iThe art of layout 記得是這樣錯了請指教! r# E0 s5 M' f
至於類比layout不僅僅只是layout的責任; q/ B, {- T4 T: \: @7 E2 ]
designer必須說清楚power line寬度. 這關係到電流的密度
作者: daidai    時間: 2008-1-11 09:00 AM
via的阻值, please see foundry's SPICE document or PCM spec. document. 3 T# g8 D3 X; V3 y) I9 f
power line的寬度depends on current density, IR drop, noise immunity, etc...# D! y- L! J" S4 M/ b( k
p type的電阻, diffusion type has better to have N-guardring, poly type has not.
作者: ynru12    時間: 2008-1-15 11:48 AM
VIA是能打滿就打滿(在這裡地方工作，他們經理告知我們的）
) K% d& H4 L. b7 C2 M- ?像line的寬度，你要問RD，這些是由他們來考慮的!!!( }& R7 Y1 I- l& r, N
所以像line的寬度，通常拿到電路時，都要先問RD，而不是畫好後在問
作者: uurtu666    時間: 2008-1-16 11:35 PM
嗯嗯,像line的寬度我是有問過別人,他說1um的線可負載0.8ua的電流
作者: yhchang    時間: 2008-1-17 12:24 AM
標題: 回復 1# 的帖子
contact 能打多少就打多少
# B' b9 S) p, s7 w7 U! F1 r在 M1以上 考量到的是電流密度的問題(比如 有一個 5mA的電流要由 Metal1 流向 Metal2 結果你在 M1/M2之間只有打少數幾個
( @, S4 Y3 D0 c& kcontact,有可能會造成太大的電流會一直灌那幾個contact,  造成electron migration, 也就是 contact會整個燒斷. ): L6 {+ R( k# ]0 {! Z+ H! [+ }; k- O

: a  s! r0 q2 @. J( b4 \+ S* S因此 一個contact有一個可承受的 電流量, 不同的製程廠都會有不同的規格
5 o" n% I, K* N* o+ H+ {# H' q如果是 M0(Poly) contact ,  除了 電流密度的考量  還可以降低 well與substrate的電阻
; d$ |' B$ M! q# z8 l防止 Latch-up效應發生 . 因此 contact打多 只有好處沒有壞處, 只是Layout Engineer通常都會偷懶0 D4 q0 \5 ?7 N2 v# p, z7 R+ C
我想可能是因為 他們不了解 contact打的量的多寡 對整個IC的影響是什麼?% K5 }/ v: x9 q0 [9 o8 \
2 T  ~# n- A) s5 o3 J: W$ e
至於 M1/M2  power line的寬度   M1/M2 每um寬可以忍受的電流  同樣每個FAB廠的規定也不一樣
; S. y# a, c1 k, ?! n大概是  每um寬 可以忍受  0.5mA到1mA不等的數字  
: p* b1 u# W( ^# @* v1 V3 Y8 Q$ p每條線上 通常會流多少mA的電流也只有做這個電路的人才會知道, 所以自然是要由 RD來給定7 I) x+ P& |" Q7 t
Layout 工程師負責畫,  寬度給太窄同樣會有 Electron migration的問題.
* f3 V' d2 b* w" M# t
7 e6 s$ B  {# W[ 本帖最後由 yhchang 於 2008-1-17 12:27 AM 編輯 ]
作者: 111qqq    時間: 2008-1-17 05:13 PM
agree with  #1 & #64 e5 I8 D3 u7 f+ H. }
$ }6 n3 V- W. A  e' y2 a8 |
There're many people have wrong concept.
4 {. Y; m* {# v) p1 n6 f( ywhy don't  you see the designrule???  R2 U/ v- \. O. S( _1 K. D* ^' f
they describe in detail.
2 q1 K" Q6 ]+ d' P& c* k' K7 u/ Yno need to ask RD
作者: qpau    時間: 2008-1-17 09:05 PM
Layout的時候design rule文件是很重要的,
6 J- J- w& Q: }; m很多需要參考並且遵守的資訊都在裡面喔!
作者: yoyo20701    時間: 2008-1-19 06:36 PM
喔~~原來是這樣唷~~多謝謝大大的經驗分享~~謝謝唷~~感謝
作者: kyyyyyykimo    時間: 2008-1-22 07:33 PM
標題: 不錯耶！
我看到上面大大的回答真的很好耶！+ o7 V0 P0 Y$ g  M  u: ^
不過因為Latch up會因為Contact的多寡讓它不會發生的情形* Q! w% {+ n$ Z
但是Latch up在跟ESD的情況下，如何去取得好的Contact確實是很重要的方針. N0 J+ t( \& ~
我看過其他資料，Contact的多寡會造成ESD很容易觸發，一樣會是會造成IC Failure
. }( R3 |5 T& p$ ~4 E5 B. H/ E+ R因為Latch up越好，同樣的ESD的效能就會影響到。
) a. ~7 J7 l3 R( X4 n( K( B& i) a7 V
這是上課的資料，如果有錯誤麻煩各位多多指教！5 w- o6 ]& `$ ~- t
謝謝。
作者: kkk000777    時間: 2008-1-22 10:44 PM
*latch-up 現像，是形成 pnpn or npnp 造成的吧
+ a9 V% J; K# K' A 所謂的contact 應該是substrate contact5 [6 h$ i) P( f( Q: h
那是降低body 的電阻，使得電晶體不容易開啟' Z  _# @! i0 h" r5 [5 ]/ v) H8 o
其實只要合乎rule，基本上已經足夠了，除非是大電流的driver4 b; O$ V& ]- Z
那就需要拉開距離，加上gard ring 才保險一點
6 E& \0 s3 K9 j# x0 g2 X/ S$ q8 z' H
*p type 電阻......& x5 e3 I# L2 V
p+ or p- ???
( B+ a" c! U/ H% A 應該不是p+吧，呵~~~~~
7 v8 C. e, {+ e) `8 R1 K 假設是用p-(應該是well吧)，注意一點，電阻性的元件會有壓降的4 v& G8 n5 Y9 N3 X5 }, x2 h0 ~
well to well 的rule (不同電位的)應該較遠吧6 ^! v  T& t8 Y; c! j8 w9 n
那是為了防止形成寄生的電晶體(pnp)
- ^( r: E/ J& u2 g$ \ 如果圍上gard ring (n+)，等效於將寄生效應消除(base connect vdd)
. K& g5 R, M+ z8 e8 Y- i ps.我也會圍gard ring ，但絕不是上面的理由，是為了防止noise 干擾
" B2 ^$ s6 P4 u( e/ `
0 A% \1 {" Z$ ~*esd .....5 n: ~! F5 z# p2 x
Latch up越好，同樣的ESD的效能就會影響到????
5 z2 C. c9 C" ^4 t 不太了解這句話的意思
9 E8 }8 S, Y$ O+ |) R2 ?2 {$ J3 L 這邊指的ESD是針對 i/o pad 嗎??
作者: uurtu666    時間: 2008-1-24 11:56 PM
大電流的driver,當我們在layout時,以一個array 4*4的方式去做,那為什麼不可以直接把每個mos的poly 以poly連接起來呢?. X! \2 _& x. V
我看的是把16個mos各自打上poly contact然後再以matel連接起來,請問這是為了什麼?
作者: yhchang    時間: 2008-1-25 02:17 AM
標題: 回復 12# 的帖子
在此說說我的看法
& K$ \5 h% E+ B* X& W2 Q& E用Array 4*4 是為了 Layout上 對稱性的考量  避免光罩曝光時即使有偏移,不管是往上下或是左右Shift+ b( Q. U5 _5 B- u
16個MOS的元件特性偏移基本上會一致.  (降低Device mismatch)" e% F3 ?0 \9 s- m8 k8 O
不用Poly去接  是因為 Poly 電阻都非常的大,  比Metal電阻大很多  你雖然Layout 16個MOS finger,  實質上那只代表一顆MOS  ' |1 E7 Z% u# c# n9 C' z% m7 R
電路設計者並不想要 電阻參雜在其中  只想要一個Pure的MOS
) \. ]+ S3 o* p5 E) x如果 MOS之間都還有串聯Poly電阻的話    這樣就不是原作者想要的一顆大Driver的MOS了.
! i& `/ o! k( }# {1 O( r. K2 M) F* W( L. `7 m
此外把一個大Size的MOS Layout成 很多個MOS 還可以降低Process Variation. c2 I4 n3 |  I
比如  你要Lay    W/L    320/10    就可以拆成  % u$ ~' @& f- o$ V5 J7 x4 ]
16個     20/10       每顆MOS在製程上    有些 Width或Length做出來會  +1~5%   有些會  -1~5%   
% W4 ]& z* t7 Z6 u: b" f(在此製程的變異程度是假設值,每家FAB的MOS,R,C variation程度應該都不太一樣)
. i  e2 Y8 W5 a* U16個MOS  每顆MOS  有些 W/L 變大   有些W/L 變小  加加減減的結果    製作出來的Hardware  ^6 y+ B) r1 A" {, w
會比單純只 Layout 一個超大MOS  會來得更接近   W/L  320/10) g; J( L4 p: v: C* F
- v7 r# k: H% K1 s0 J
[ 本帖最後由 yhchang 於 2008-1-25 02:26 AM 編輯 ]
作者: 小緯仔    時間: 2008-3-18 01:32 AM
contact能多打就多打
7 f- v4 b+ n: D  E; n這樣子電流的效益會比較好
作者: hsn99    時間: 2008-4-2 11:06 AM
可以請問一下PCM的全名是什麼嗎?...
4 [1 ]8 ~' _. [% s1 K1 }4 g1 W5 q感謝~~~~~~~~~~~~~~~~~~~
作者: sze888    時間: 2008-4-18 12:31 AM
PCM: Process Control Monitor, 它對應了SPICE parameters 的typical value and corner value..
作者: black88leon    時間: 2008-12-2 01:00 AM
加gardring是來保護電阻的阻值，項限在你在畫電阻透過電阻係數表來計算電阻阻值，能的話 它的w (寬度)能w=2是最佳的，因為他在製程的時候，會侵蝕掉它的阻值，搞不好你拿到是2k電阻 透過製程會變成1.8k或1.9k的電阻，就是因為他在製程的時候被蝕刻掉，所以能的話 加gardring 或 Gummy是比較好和用matching做法也比較好



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