Chip123 科技應用創新平台
標題:
opa設計問題
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作者:
snola
時間:
2009-4-2 12:46 PM
標題:
opa設計問題
請教一下板上的高手
, t! \$ i* R3 W& n7 |/ G
9 z1 H e u( \) Y8 X
通常再presim上作完一個opa
( T/ s4 ?# g! B
可是每當做完layout完時作postsim都會在每個節點上多出雜散電阻跟電容
/ q5 p( V* E) k* s5 Y: |
這通常使得opa的output common mode voltage會漂掉
. s" g& ~! i, }) o3 ~ {
在做twostage opa則會更明顯
8 v1 `4 e3 U; ]
常會使第二級進入到triode
5 I! R' c2 M5 r5 m4 f. Z
請問一下板上的高手在presim時自行所加的雜散電阻跟電容的值都是多少比較合理?
作者:
herokobe
時間:
2009-4-23 01:16 AM
或許樓主可以先看先前layout所萃取出來的電容跟電阻值分別為多少，C+CC+R，
: w$ ^$ |& `. }! x4 N
然後再把這些值掛回去原本SPICE電路，然後再跑presim會比較好一些。
作者:
snola
時間:
2009-4-24 12:59 AM
可是問題就是postsim取出來的電容電阻代號與節點過於雜亂, 所以無法辨別是屬於哪點的雜散電容與電阻
作者:
herokobe
時間:
2009-4-24 01:19 AM
據我所知應該只要在輸出節點上掛負載即可，樓主可以先看看電路有幾個輸出節點。
作者:
chungming
時間:
2009-4-30 10:12 PM
common mode跑掉
% c' b5 ^) Z, M: T7 ~
你有做common mode feedback嗎?
# F2 g+ p- ]- B+ ~
differential output通常都要做
" ^" L8 F- B2 S( s: }+ C
; N- T' ^% v1 L6 v% E
若你是single ended架構
0 L5 Y& e& P% f% \. @
使用負回受再看看是不是還在triode region.
' n' n/ ^0 x6 v2 y; v
9 q9 \& Y1 p: a4 l
還有要注意op layout的對稱.
作者:
yuchung
時間:
2009-5-2 07:23 PM
理論上一般的OPA是還用不到common mode feedback
/ o1 E: }5 A7 n( z' p' h
你post-sim 的 common mode voltage會跑
" D7 L" Y0 o# S1 U- F
1. 是否用舊的process卻沒給AD AS PD PS這些參數值
( j% B8 v, n v/ @ r
有些size比較大的OPA沒給這些參數值其偏壓確實會變!
8 N" J! a5 U6 E. C' g" R# R8 Z
因為I-V curve跟這些參數值有關
8 {& |: N Z! ^) } M1 S4 N7 O
而這些參數值的default value又很小
1 e1 Z" U. a, T$ L3 y
: h* p) @3 Y4 l+ G: W1 s; w% j; e9 U
但如果你用的是有PDK flow的
6 ^" ^& k% \2 t8 B, f
那cadance算出來的還算接近(即可排除是此問題)
. Y% d: P9 }2 r1 ~" u
# O& R( M; N; r0 ]* ^7 {1 L
另外從改善layout下手
0 D! q9 `% P, f6 g
1. Rounting 的metal wire是否太長或是太細導致R值增加
" U7 v3 `' R% x0 l. C4 H
(這是tapout後才看的出來的)2. Current mirror 是否沒matching導致電流倍數改變
4 T% @3 h3 X' T! H5 E" ~
3. Contact或via打的太少導致R值增加
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