Chip123 科技應用創新平台
標題:
VHDL 初學者問題
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作者:
matmat
時間:
2009-4-4 05:49 PM
標題:
VHDL 初學者問題
想COMPILE一個簡單的latch circuit
: I7 ?3 V* n5 k5 p! z, a2 F: i
" y3 a0 J- V! P# @$ \. F6 a
先execute了每一個file
1 d0 \$ Y3 _2 E4 h8 g
(如附件中, 3個file
; @* w' {# g9 w' D
latch.vhd
& _% r# q5 j! N8 D+ I1 D
tb_latch.vhd
" [& U8 ?$ e" c$ O
cfg_latch.vhd)
6 j5 c6 ~, U$ e! L
都沒有問題,
1 X. ~: J2 K C/ x( L! @( f0 W
可惜到compile那part就出現問題(如下)
: @/ r7 \$ A& L I" }6 u
有沒有高手可以幫我解釋?
" s* h3 x" m4 c: H
1 M7 P9 h* B" G" Z
Cannot find specified design unit (TB_LATCH) to elaborate.
( n/ L* l' y8 x0 v0 s6 L
Please ensure you have specified the correct design
2 A/ f- i3 W: t0 u8 V' k6 B% h/ |
unit name and that it has been analyzed into the correct
2 R6 a. |, N5 b$ e+ n. H. z# P1 R
VHDL library.
作者:
spring69393
時間:
2009-4-5 01:54 PM
tb_latch.vhd 應該是這個有問題吧，你先移除掉試試。tb檔通常是模疑用的，先試試行不行吧。
作者:
shintom
時間:
2009-5-18 04:59 PM
裡面主要的檔案是latch不過建議名稱改成D_latch，因為code內部宣告的名稱也是D_latch最好是設一樣的，tb_latch是test bench用來跑模擬的，cfg_latch看起來沒啥用處，希望這些建議對VHDL有初步的了解。
作者:
roger7313
時間:
2009-6-8 05:41 PM
tb通常是指testbench
% T& u, m1 q9 U5 t' X7 Z) q+ G5 d
如果你的設計只需要電路的話
0 T( a% s, ]! ]
通常在編譯時不需要將此檔案加進去
* Q. e& ^. r, u _
只需要原本的entity就行了
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