Chip123 科技應用創新平台
標題:
MIX language simulation時如何dump VHDL的信號
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作者:
jerryyao
時間:
2009-4-8 06:07 PM
標題:
MIX language simulation時如何dump VHDL的信號
HI,
8 z" Q& `0 i. |2 ~! z. S+ ^" j5 h
我用modelsim跑verilog和VHDL混合語言的模擬並產生FSDB來看波形，其中verilog module有呼叫VHDL module，
3 C0 w6 F/ i) f: t3 j( M+ R; J
我可以看到verilog module�的所有信號，但VHDL module卻看不到任何一個信號，請問modelsim要如何設定才可以同時dump verilog and VHDL module的信號到FSDB。
0 G9 I9 j9 s, B; m0 d6 I2 Q
謝謝
作者:
tommywgt
時間:
2009-5-3 01:43 PM
好久沒跑工作站了...
8 a, `7 c+ e- }; x
我也是寫VHDL
5 U" M) a# @9 m* g; w
TB是用Verilog寫的
' @1 ]/ A) [3 a$ w9 F9 p
但是...可以看到波形啊...我是dump成FSDB再用nWAVE去看的
; t7 ?4 I! x# H/ C* M7 b
: ?7 e! B# @9 z; S+ w
啊...對了...simulator不是modelsim...
( O7 T& X+ w& s4 {
我在modelsim中倒是沒dump過資料, 都是直接看...
作者:
jerryyao
時間:
2009-5-4 10:22 AM
謝謝您的回答，其實我已經解決了，debussy的工具有範例如何解決我的問題，其重點應該是要compile debussy提供的novas.vhd和novas_vlog.v，然後在vsim命令時要加novas選項，如vsim -t 1ps test novas -c -do do.do 。
$ L$ |6 q8 D" M0 r* e1 D
只是這是針對modelsim，其他的simulator還要研究研究。
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