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標題: p+ poly電阻圍nwell的用意？ [打印本頁]
作者: doc    時間: 2009-4-26 12:37 PM
標題: p+ poly電阻圍nwell的用意？
請問前輩.../ r" M/ a* T+ C$ I* a
一般在layout上...p+ poly 電阻要求外面圍一圈nwell主要的用意是什麼？$ k; r+ _+ V: {, f+ n& z
應該是要隔絕noise吧？其原理是因為n-well較深...所以隔絕效果較好？+ a) c4 }8 x. A0 O

# E" R! E$ A& R7 T/ t2 Q8 Q外圍的nwell電位需接到哪裡？最高電位或讓他floating？4 R5 B" _  ^/ U. B
這兩種接法有什麼效果上的差異？
作者: semico_ljj    時間: 2009-4-27 12:34 PM
确实是隔离noise效果好！
- ]6 K2 }2 u& g8 m接高电位！
作者: alai    時間: 2009-4-27 07:33 PM
一錠是接高電位嗎？接低電位也可以的，因為NWELL和sub之間有個PN junction。在zero bias的時候，仍然有deletion region ，也能有消除noise的作用。
作者: alai    時間: 2009-4-27 07:35 PM
還有一種接法是接在res電位較高的一端，當然，這樣接會引入寄生電容。這個要結合電路來考慮。
作者: babula    時間: 2009-4-27 09:38 PM
謝謝大大的問題,拜大大的問題,讓我又多吸收了些知識  thank you
作者: woailaopochenni    時間: 2009-4-27 10:03 PM
终于知道这样做的原因了，拜楼主的问题。
作者: semico_ljj    時間: 2009-4-28 08:36 PM
標題: 回復 3# 的帖子
接低电位收集noise效果没有接高的好！
作者: andyfan66    時間: 2009-4-29 08:49 PM
我想知道外面圍一圈NWELL4 \$ \4 Z0 V) A5 K
  r& r9 m  }, ~" W" T' H6 P( ~6 r
是指外面圍一個中空的nwell，而里面圍著的PPOLY還是放在P-SUB上* l9 T, t4 `5 N* Y; E* b; S9 P

6 l% c( H, ~/ }/ o還是指這個p-poly電阻是畫在nwell里面的？
作者: trustrain    時間: 2009-4-30 10:18 PM
標題: 回復 7# 的帖子
我猜...Nwell接低電位應該會有電位差問題，造成效果沒有接高電位好，6 B# P" ?7 ^- y& P& k  ?/ E9 I& v
或是沒有效果...
作者: skeepy    時間: 2009-4-30 10:34 PM
蓋整片的nwell，有時對特別的poly電阻會這樣劃，當然poly電容2 f+ Q' ]1 I2 {% e& K) b
也會，若接高電位的話當然也是接純淨的power。
作者: ecalfs    時間: 2009-5-2 03:49 PM
建議接乾淨的高電位,一般是接analog power .......
作者: alai    時間: 2009-5-5 09:28 AM
標題: 回復 8# 的帖子
畫在NWELL�面，就是你畫的下麵那個圖所示。。。。。。。。。。。。。。
作者: alai    時間: 2009-5-5 09:35 AM
原帖由 trustrain 於 2009-4-30 10:18 PM 發表 + [: P( a- M! L1 O# ~6 ?
我猜...Nwell接低電位應該會有電位差問題，造成效果沒有接高電位好，
8 T/ x2 b6 p  _. a或是沒有效果...
* d. Z5 @3 c# v& v3 P: n0 V; B

/ |/ z& h" g- Q5 C2 v( m2 F3 G6 N. ~兄弟：
4 M/ _, ?) ], R' d# o& ^7 _9 z8 q. K5 a/ ~: N2 I* Q9 M3 j) {
沒有電位差的問題，因為metal和si的接觸電勢差和PN結的內建電勢差剛好相反大小相等而抵消。接地電位的方法沒有接高電位的好是因為depression宽度没有接高電位寬。
1 {3 x2 ?3 H8 L. {0 x, M5 u$ S% r! ~! R7 Z5 e
使得消除noise的能力變差。但是，接高電位需要安靜的電源，有時候這個並不是很方便能得到。
作者: andyfan66    時間: 2009-5-13 01:52 PM
原帖由 alai 於 2009-5-5 09:28 AM 發表   V' o1 j0 m3 M4 c
畫在NWELL�面，就是你畫的下麵那個圖所示。。。。。。。。。。。。。。
, @" o2 O4 ]! t# {5 ?$ T1 \
- r/ O1 N. c7 z# |. G

2 C( G8 K* J. W4 T8 b( `如果是劃在NWELL里面
+ G9 @3 \6 `9 j" H. z/ f0 z, w; H2 s$ y4 Q
哪我的看法是，雖然有隔離噪聲的因素在里面。但是更重要的因素，要去看FAB的layer generation file了，很多時候，由于不是所有的層次都是畫出來的，比如LDD是靠幾個drawing layer產生出來的。
4 v) y& D9 Y' |$ x/ X! F所以畫在nwell里面的ppoly電阻和劃在襯底上面的pploy電阻的阻值很可能是不一樣的，這個和FAB有關，而這才有可能是制定這條規則，讓ppoly電阻一定要放在nwell里面的重要原因。: K7 F" I0 N9 y" X8 S! u7 m

- |  d7 N2 C1 d4 q至于噪聲，如果不是高頻的應用，由于ppoly電阻是放在STI上面的，哪么厚的氧化層，那么小的電容，所耦合上來的噪聲，我認為和電阻本身的噪聲相比，是微不足道的。
作者: chibijia    時間: 2009-6-4 08:11 PM
因为一般我们都用psub，为了实现电阻隔离，比如说隔离噪声什么的，用一个nwell，nwell还有一个作用就是在上面可以进行cmos器件制作！
作者: winnie22    時間: 2009-6-4 10:07 PM
我也覺得是避免SUBSTRATE NOISE COUPLING的考量..
作者: lightsun    時間: 2009-6-11 12:19 AM
又吸收到了一點知識
& Q  s( J5 S/ t# {& Z4 r感謝各位大大的解說 ! O. A0 I/ J* ]) Z- S) v
哈哈推推推推推推推推推推推
作者: tuohong    時間: 2009-6-24 02:58 PM
发表下不同意见哈：
7 s! c1 U& E# n+ e& M& e, Y# w+ `  M! o
我认为应该接低电位，但是一定要从pad直接拉过来的低电位，就是因为高电位很难找到，如13楼所说。接高电位，弄不好隔离环变成干扰源啦……
作者: lnxmj    時間: 2009-7-8 09:57 PM
標題: 隔离衬底噪声的作用
隔离衬底噪声的作用，你图形中华的用中空的 nwell，个人认为没有什么意义。
作者: IamJake    時間: 2009-7-10 03:25 PM
不知道这样做有没有作用，其实最好能做个版本对比验证一下！呵呵。
作者: alai    時間: 2009-7-13 11:32 AM
NWELL接地的话，要特别注意衬底去偏的问题（sub debiasing)。如果Psub-Nwell PN结正向导通的话。会向衬底注入大量少子。引起更多问题。; l( ]9 `7 y& \3 ~
可以参考《The Art Of Analog Layout》13.2.1节。
作者: lnxmj    時間: 2009-7-27 02:34 PM
標題: 隔离沉底noise。。。。。。。。。。。。。。。。。。。
隔离沉底noise。。。。。。。。。。。。。。。。。。。。。。



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