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標題: 請問如何將VERILOG代碼綜合后在生產HSPICE能識別的晶體管級網表 [打印本頁]

作者: hvpower 時間: 2009-4-30 05:49 PM
標題: 請問如何將VERILOG代碼綜合后在生產HSPICE能識別的晶體管級網表
我用VERILOG寫了一個控制邏輯代碼，仿真過了現在想將其綜合后轉換為晶體管級的HSPICE網表在HSPICE中仿真驗證，請問用什么軟件或者過程來實現了是不是需要對應的工藝庫給的PDK？？

請大大們幫忙

作者: cirand 時間: 2009-5-5 11:36 AM
可以在cadence的icfb中用verilog In来把gate level的verilog 转成schematic。有了schematic再跑hspice就简单了。

作者: hvpower 時間: 2009-5-5 08:23 PM
請問ICFB能不能綜合了？？綜合需要什么工具？？？我第一次嘗試做數字邏輯電路請教大家了

作者: cirand 時間: 2009-5-19 05:49 PM
ICFB 适合于模拟电路，以及手工设计的电路。
综合工具比较多，象synopsys的Design compiler ， cadence的ambit。

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