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標題:
Delta Sigma 問題
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作者:
kuohsi
時間:
2009-6-10 10:16 AM
標題:
Delta Sigma 問題
最近設計2-nd order Delta-Sigma ADC,已經Hspice階段，
3 @+ X- \1 Z3 {& C
但是最後FFT結果卻不如預期，noise floor很高，
$ K% V0 w# C- ~; e0 t0 t+ |
Behavior model 可達到130dB
0 z1 t: }( ~% ^7 z [1 M) `, l) x# G
請問有什麼建議嗎?
% X( E% B! @/ @0 b& g T- Z
(OPA gain = 70dB, OSR=2048, BW=50Hz)
. w, ]" `, |# B V
& |9 V, \; ?' X2 ^: W* b
[
本帖最後由 kuohsi 於 2009-6-10 10:21 AM 編輯
]
作者:
kokokiki
時間:
2009-6-10 02:27 PM
請問你的delta sigma是類比or數位端,
" v& D7 T7 z' z1 d; w
ADC or DAC or digital delta sigma
) o" H8 U) D" j
若為類比,且為不連續,應該無法使用hspice算出noise floor,
) R; T( }/ ^8 d( M- C6 s
若是數位輸出端,可以使用數位輸出來算.
作者:
kuohsi
時間:
2009-6-10 03:07 PM
我的是ADC modulator直接輸出, 也就是比較器的輸出直接做FFT
: k: X- B7 y) {6 f' @ t
所以不知kokokiki大您說的這樣是類比還是數位輸出?
. v- T% E0 Q7 L# R
另外，noise floor 是我直接目測估算的。
作者:
kokokiki
時間:
2009-6-10 03:14 PM
sorry!,
& q) ^) [3 S0 f& C! j2 x
你的結果應該數位輸出端的結果,
" s' ?3 a/ l- U1 G" e
要利用noise cascade的公式算analog前端有供獻多少noise,但你的simulation op-gain-70dB 得-106dB看起來是不合理,
( b' _: Q* T8 s( T) q! v$ E
實際上可能更差,用hspice做simulation不可能將元件的noise計算進去,看起來你的simulation的結果只有opa的好壞影響結果.
& v2 W( v" f e3 U4 ^6 ^
如果改善opa應該可逼進其理想的結果,但其元件的noise並沒有計算進入,會導致其結果會非常的差,所以delta-sigma的每級的gain-plan關係到noise-plan,所以在整個理論設計就要實際去考量device-noise的存在.
作者:
kuohsi
時間:
2009-6-10 03:51 PM
謝謝kokokiki大：
( N" D$ h3 J5 p! w6 e
另外問一下switched-capacitor電路，
3 u! M f! N! @5 Z) M
要如何改善charge injection, clock feed-through等問題，
+ U3 E6 |" i) Y$ |( @/ j1 R
書上只寫用non-overlap的clock改善，
6 ^3 Y: R3 Y/ b3 a3 f
但還有其他方法嗎?
作者:
lynker
時間:
2009-6-10 04:59 PM
差分結構會改善charge injection，clock feed-through
* H( I) M; o# R! K4 E0 Y: q
再就是下極板採樣+non-overlap clock
! S9 K) H& J) [0 J5 f; y- T4 [/ R
另外注意採樣電容所帶來的熱雜訊
7 K( D* t& I5 O g) f5 h3 b
若是用作電能計量應注意1/f雜訊的抑制
作者:
kokokiki
時間:
2009-6-11 10:47 AM
使用full-differential的架構並注意layout的對稱,將switch的ron及雜散電容調小及加dummy mos,可以改善charge injection,
8 ^5 L [; v/ [6 P5 y: A% b8 r
clock feed-through可以使用non-overlap的clock改善或2-phase clok也可改善.
作者:
kuohsi
時間:
2009-6-11 01:29 PM
請問kokokiki ,將switch的ron及雜散電容調小
% I, D C" s7 h1 U
是加大開關的寬度嗎?
, s. [/ ?$ T, l
可是WIDTH加大ron降低，但是雜散電容要如何降低?
; |+ {+ R' z- y& {% o6 m" v
感謝
作者:
kokokiki
時間:
2009-6-11 02:14 PM
對Y,mos W上升,雜散電容也上升,但是有方法,那就是要你看對mos基礎的了解,
% L# V" l/ U7 S: ?. z
解法有很多....
作者:
chungming
時間:
2009-6-12 11:34 PM
hspice transient analysis 無法將noise加入考量
+ b! f2 F: x ~) c9 R# @) v- P* f
hspice 的.noise analysis也沒辦法做有switch period的分析 (況且很多fundry 並未將noise parameter 'AF & KF' 加入model card 中)
, b7 v; T. F$ e6 r
除非使用cadence spectreRF 的PSS + PAD analysis 那又是很麻煩的事了....
: e5 [- I8 e r' w' t+ |6 M& n+ a
通常分析noise方式都是大致用input的cap 去計算thermal noise ~ KT/C
0 h, }( o$ _+ ~" g0 W8 C% z A4 q
charge injection是用nonoverlap 去解決阿. 有什麼問題嗎?還是你感覺這方式有缺陷嗎?
5 d6 y5 o& P' k
, v- n1 o' c W5 U) U
noise floor 計算可以用你的數位訊號取psd 再積分頻率範圍得到power值 取10log才是你真正的noise floor值
" A3 G. d1 ?! i+ a, b! i# h
當然還要注意psd是single side band還是double side band, spectre 是double side band 所以積分完的power還要多乘2
9 R! z/ T# e; O& O+ ?
算psd也是有技巧的,
http://www.scribd.com/doc/2414951/ADC-Testing-Methods
0 N# s+ S& p- M$ f' x* i) D, x6 p7 _
以前碩班有用過,有無遵循訊號和clock間的規則會導致結果好壞差相當多
0 N! x* |; n. ?, B' ~
不過看你的noise floor並不會很差阿.......我以前做的2階也跟你差不多勒.......
. q4 v) \. a& l% t% B# S/ M# j
4 {" ^& M1 y) S# W& H
transient 鎖模擬出的noise floor會高 主要原因是在各級sampling integrator的settling behavior上
# @7 h5 x3 q0 e7 b% l2 q" i8 v0 Q" B; F
舉例來說你要sampling的訊號是否在sampling clock結束前就setting好, 這和op的unit gain bandwidth有關.
* g) r( o1 d$ W
hold clock是否是你要的電壓值, 這和op的gain有關, op的output swing有無nonlinearity 等等 ....這方面有很多paper可以參考囉.
0 e, T$ G3 e$ w, K. I! j- B% z
介紹你一個相當不錯的工具:
9 G+ u" E# U6 \
http://www.mathworks.com/matlabcentral/fileexchange/7589
) _- a1 D% i- C
; S! @' o# ^9 B8 l. r3 V# c' O# B
不錯的書:
! } l6 ^; T( }; Y7 P- L+ H8 D
http://www.amazon.com/Low-Voltag ... ref=pd_bxgy_b_img_a
9 K0 Q2 Q/ o" h ~
http://www.amazon.com/Delta-Sigm ... ref=pd_bxgy_b_img_a
& m6 I( b, |8 Y" S; c. |
http://www.amazon.com/High-Perfo ... ref=ntt_at_ep_dpi_1
作者:
kuohsi
時間:
2009-6-15 10:45 AM
感謝各位高手的回答，感激不盡
) X6 R5 c5 X' ^' ^$ }0 G
9 c8 [! [- z- O! i2 N
想再問一個問題，
& Z( u* s6 l5 t. E3 c; C3 o
為何我輸入交流信號給delta-sigma ADC
8 G: U9 i& w |6 j( _) i9 D
看頻譜時諧波(HD3)很大，
: @9 m' `4 i# |# _" |- ]
是因為OPA non-liearity的關係嗎?
作者:
cking0720
時間:
2009-6-30 07:59 PM
原PO的圖，正確嗎?
" l1 h" @" G( x$ p" Z/ K0 i
我會提這個問題是因為:
0 m5 ~4 a* l# |
你的bandwidth 50 Hz
- X1 w$ l$ H0 M- J; o. x" C: a0 F7 }
請問你下.tran 跑多久? 這模擬應該會跑很久，而且檔案會很大唷
N# \; M% l5 E& q \- C5 d
由你的圖看起來沒有noise shaping
/ V; ^- k J% @( Z% V! b
. T. ^' O& q" t U
然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
7 Y6 q; h* Z1 V6 ` j+ @
還是說 那是FFT造成的， 如果那不是訊號， 看noise 並沒有意義
5 e4 ^- k o9 [* }
- y X/ Q' U3 v
& M0 C0 G! W4 S/ ~$ y
這是我淺見~剛好最近也在STUDY這
作者:
chungming
時間:
2009-7-1 10:17 PM
看頻譜時諧波(HD3)很大
# {5 ~: u4 }9 D+ @2 J6 o& u9 a
是因為OPA non-liearity的關係嗎?
% w f: k6 p% W( o: @6 g! h9 _' W
有可能吧 ~ !
* P/ k! C$ l( H/ Q4 D4 q' S2 T6 \
3 b. k& _2 X0 \4 D* W: f p
由你的圖看起來沒有noise shaping
' @$ Z7 u7 U1 U- I5 W
應該是看的頻寬不夠吧, 不是log scale喔
% @. W- l5 w+ c" w* X7 p
0 |6 O6 P6 w2 o& A6 T+ s$ o* T
然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
4 H2 @! C& Z. f2 r( Q
還是說 那是FFT造成的， 如果那不是訊號， 看noise 並沒有意義
( i/ \3 P5 H8 u! m! {! {' U" C
低頻有可能是DC的平均訊號,傅立葉展開不是都有各DC項嗎?
5 T5 \4 V; X) \( G( f
我也認同大大說的,沒有訊號只看noise是沒意義的,因為又看不到SNR or SNDR
作者:
kuohsi
時間:
2009-7-2 10:10 AM
標題:
我是原PO
各位高手好，我的輸入是DC值，使用的window=black時，表現的信號有3點，
5 B( \2 f5 M& U/ I3 L% _
所以10HZ附近(前3點)為信號頻率，
" x9 K2 K2 @. Q3 g2 v, J
這個圖有noise shapping，我的fs=200kHz, BW=50Hz
c+ _8 Z9 A7 N2 Q0 R
所以我把範圍拉到幾百Hz, 導致看起來好像沒有noise shapping！
9 b5 y- [( c& m' L
% _4 K1 j$ x& t$ ]- K' X
最近大概知道問題點，但還是不能很肯定，
9 ?/ {6 k8 V& N8 P9 l
應該是switched-capacitor電路的開關大小的問題，
; m1 {0 q2 ^. C
我把開關大小調小降低charge injection,效果有好一點，但還是不夠，
1 ?% ]2 k1 l, B; L7 d1 g
請問大家SC電路的開關，設計時有什麼需要注意的嗎?
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