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標題: 關於Latch-up及Floor Plan 的問題 [打印本頁]
作者: bear123    時間: 2009-6-27 04:55 PM
標題: 關於Latch-up及Floor Plan 的問題
請各位大大們,幫忙小妹解決一下疑惑,恩感.
/ ]' J) g. B+ e$ t  ?! M1.為何分別在pmos及nmos各圍了guard ring後,可降低Latch-up呢?
/ r& Y. W# @8 G" l( ^2.在混合電路中,要如何Floor Plan及注意些什麼呢?
作者: 白痴    時間: 2009-6-30 06:32 PM
1. 這樣可以增加放電的路徑  L( b  o8 g9 M: M
2. 依照頻寬的不同跟負載的不同而不同  Z. o) _( D, p  I& I9 `
在高負載的時候會增加noise並且回饋給power然後依此循環
0 c; d8 r& t& y5 @可以用增加小電容的方式穩定偏壓. P  D( ]! b' _
低頻寬可以放較多面積的vdd, vss , ground, 這有兩大類的作用( F  L, Q2 h) g* z/ a4 |% g) S; G! X
一是增加電壓的穩定, 另外則是當做雜訊排除5 S& }& v3 r/ A' Y, _+ r: p1 T* w& s* W
高頻寬就相反, 類比信號的周圍最好不要有around ground, 會有漏電容, 影響頻寬, 雜訊過大(高頻的點太高)  {1 |) @5 U5 C
數位的第跟類比的地要分開處理中間可以考慮用cmos或mos來連接, 一方面可以控制電流的流向, 使兩者信號不至於回流4 l0 h( E0 w- ]/ d. A
壓降也小, 總而言之在低頻寬的類比電路不同於高頻寬的類比電路, 很多觀念有時候是相反的
作者: lnxmj    時間: 2009-7-2 04:02 PM
標題: latch up 本质上是pnpn ,解决办法主要有2个
latch up 本质上是pnpn ,解决办法主要有2个，减小压降和减小寄生三极管的增益，你画下剖面图，就可以明白在pmos及nmos各圍了guard ring後的意义了。
作者: pyi_dann    時間: 2009-7-11 11:25 AM
加Guard ring 是避免漏電流使得電路導通而照成latch-up



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