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標題: 請問D flip-flop與TSPC間差異性 [打印本頁]
作者: e2000    時間: 2009-7-8 08:31 PM
標題: 請問D flip-flop與TSPC間差異性
爬文發現暫存器方面比較少資訊. B& D$ y' q- U' e- O
目前在高頻電路像VCO，PLL方面的暫存器好像都是使用TSPC，那一般邏輯閘組成的D型正反器與TSPC之間的差異性在哪裡呢?
作者: 小朱仔    時間: 2009-7-9 10:32 AM
簡單來說就是速度9 Z% T  ]# q$ I. v, t
一般PLL或VCO所產生的震盪頻率動則M或GHz
! ^. u/ \: S- b; B, `# \一般邏輯是無法轉換那麼快速故採用TSPC架構電路設計
作者: e2000    時間: 2009-7-9 02:06 PM
那如果這樣子的話大家都採用TSPC應該更好，除了邏輯閘組成的正反器有兩個相位這個優點，速度以及電路速度都是TSPC佔優勢的樣子。
作者: gyamwoo    時間: 2009-7-13 03:57 AM
除了速度之外，POWER也要考慮進去。因為速度高，POWER也會大。再說TSPC是動態邏輯，POWER會大很多吧
作者: juses0812    時間: 2009-7-16 02:20 PM
速度是最主要的考量! charge 可以快速累積導通! 其他type 好像沒這麼快!
作者: e2000    時間: 2009-7-16 02:41 PM
所以使用邏輯閘的D flip flop到底好處在於哪裡呢?我怎麼越來越糊塗了.....
作者: afor    時間: 2009-7-18 02:05 PM
在低頻時用TSPC 當DFF 會有問題" E  H& I! q* t& n& A& I
記得在MHz以下就沒在用TSPC。
作者: semiartist    時間: 2009-7-19 01:58 PM
除了功耗外，面積也是一個考量吧？
4 d7 Z. i2 y9 K3 U( i  `: u) c& h$ E3 e9 @. [5 h; h& s& p! s
. u* @! y, Y* ~+ {; W
系統字數限制好煩人。。。。。。。。。。。。
作者: rossbug    時間: 2009-10-29 04:19 PM
TSPC的電路速度快(只有三層)，但是需要漂亮的時脈，否則會錯，還有MOS的大小有時也得注意，有時TSPC會用在PLL的除二電路
# J( J* D6 B, d/ n* i; xD-Flip flop 較robust但是慢(delay 大)- ~$ }5 [* N( |; }. r

$ |) z* g, |* A7 d[ 本帖最後由 rossbug 於 2009-10-29 04:25 PM 編輯 ]
作者: 雷迪斯    時間: 2009-11-14 08:43 PM
又學到了一些東西0 y' y2 D* J+ G: l
最近在做PFD也在想這方面的問題
作者: jameson2    時間: 2012-2-1 03:36 PM
沒錯，低頻時，TSPC的DFF銜接就會出問題囉
作者: jameson2    時間: 2012-2-1 03:38 PM
沒錯，低頻時，TSPC的DFF銜接就會出問題囉+ o' V4 ?5 B4 U! p& Y
功耗問題是可以改善的，可從放電路徑著手
作者: jameson2    時間: 2012-2-1 03:38 PM
沒錯，低頻時，TSPC的DFF銜接就會出問題囉
& m1 q: ?2 K: z功耗問題是可以改善的，可從放電路徑著手
作者: i100179398    時間: 2013-4-10 03:02 PM
是不是比logic gate 組成 的靜態power還要小  但動態power 要來的大 (大很多?)  ! @. z( E7 G/ O  i3 A
Power_dynamic  =  a * C *(V^2) * f  9 b3 v% ]' a' p) n+ n
靜態power小 是因為 mos 比較少顆而工作電流較少 ?
作者: james5168qoo    時間: 2013-4-21 11:05 PM
学习一下学习一下学习一下学习一下



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