Chip123 科技應用創新平台

標題: 跑LVS如何忽略dummy [打印本頁]
作者: w765432001    時間: 2009-7-9 09:34 AM
標題: 跑LVS如何忽略dummy
目前是用cadence來跑DRC、LVS等模擬，" {& Q4 P. C7 _8 C' V& C9 ]1 P
而最近使用新版本的rule與新版的calibre，$ @0 D+ ?: o  |/ K) v
原本畫的dummy(如附圖), `) V9 ]2 C& l7 C* x8 z
在mos旁加上同樣的poly dummy，
7 ~: o; Z& \9 T1 q1 U卻會被判斷成元件，
) S( e" X5 w7 }, ^! V而爬文後了解可以從lvs option中設定或是在電路中加入dummy等等的方法，
9 Y- j/ C- l( ]4 m4 Z$ d
" f  E/ {3 i4 g; L7 h6 D想請問若是要在lvs option中設定，
  g; r# l3 F) |* z. Y* d/ _: U是需要設定哪些選項，
5 V5 k, E8 X, b- [9 S" L1 F& c; o8 g; J; ^6 j7 r
懇請賜教，謝謝。
5 H3 M- O4 V- V; L) b1 |7 B% @1 e
; e9 f- m& p" a: U[attach]7360[/attach]
作者: clarkhuang    時間: 2009-7-9 11:59 AM
應該是要去了解 COMM. FILE 如何定義DUMMY  
2 M9 K# S* V. E4 E: L2 j
0 o7 L- K2 _, M* {! u照他的方式畫 就好了
作者: w765432001    時間: 2009-7-9 01:14 PM
剛剛從lvs option中設定filter% b- U: h& f1 R7 `6 v

. j  q9 u5 Q- w/ C後來跑lvs驗證無誤，
* R1 t, j! f* f; }6 N
: `: x# V' `! y  b5 f  i- E暫時ok了，7 D7 d3 E/ U2 J2 l- Q' u/ v
1 F3 \. l1 V' G. j1 d/ `$ t
感謝大家提供的意見，
6 {$ X4 D" u! a$ a# b5 V
, w9 S# w. z8 X8 g3 S+ J" g昨天有請教dummy的畫法，: \/ e$ ]" i% _- `1 d/ q
" h0 q( J5 C+ d! i
不過要符合rule似乎要把poly dummy也要接到節點去，
) d+ B0 f9 H$ q5 B& ~  y2 ^9 L* K. A$ W0 h' j
感覺似乎會很複雜，這我還有待考量。
' ?' ^* _$ Z) s* K
- c  _1 z/ l2 N而目前從filter設定忽略dummy這方法是可行的，5 d8 `7 ^( |1 \  ~+ Y

& ?, d3 N# Y% R- B" U/ s. X我是設定如附圖，如果有相同問題的可以試試看。
( f9 S" S% ^. B6 X; R, u7 z1 I5 {0 _1 }( m, ~5 \& r
如有任何意見也可以跟我討論~~' L: W- ~6 ^% D' r  J4 K/ `

" D. s0 C1 _9 m1 u/ B  L. c- r[attach]7361[/attach]
作者: hyseresis    時間: 2009-7-9 06:00 PM
如果電路上允許,也可以把G,D,S都街接成一個節點...& z2 Z0 F! R  R
這樣就會辨識成一個節點,  s0 i" V' o6 \
如版主的layout 圖,dummy沒有contact的那一邊可以打上contact跟dummy的G跟share的那一邊接一起,當作一個節點...
作者: pph_cq    時間: 2009-8-6 11:56 AM
虽然lvs是ok了，但事实上dummy的地方确实会有元件的存在，会不会有不良的影响？我还是比较赞成4#的做法。
. S* ~& O- g: G5 g% ~# \0 z, |. T( E, x& c1 W# M& Q; g' D
[ 本帖最後由 pph_cq 於 2009-8-6 11:57 AM 編輯 ]
作者: clarkhuang    時間: 2009-8-6 12:11 PM
我覺得還是用比較正統的作法比較好  
6 l. |( j4 }8 {& t  ?+ e
) X0 s/ C) h5 x: v5 P; _不過我門公司 是用跟4樓的大大作法相同
9 y- l$ _9 Q* O2 O; J( J& i+ M" a+ I
忽略的話可能會有其他不確定因素的存在
作者: cas    時間: 2009-9-2 09:53 PM
good.....but floating drain.source is unpredictable point in circuit
作者: fuzzyer    時間: 2009-10-1 01:28 PM
SDG 都接相同POWEＲ 即可!!!!!!!!!!!!!!
作者: gcd68388    時間: 2009-10-1 03:12 PM
它每一層有面積的限制,所以必須遵照他的限制，不然會一直出現面積的問題,DRC LVS就不會過。
作者: fabc    時間: 2009-10-13 01:56 PM
还是要求designer把有的dummy器件加上，这样存在的寄生效应也能仿仿，另外将来debug也能发现这边有个dummy  device,省得到处找器件。
作者: jkchien    時間: 2010-4-23 06:04 PM
我在layout培訓課程授課內容會提到
7 p7 ^+ Z+ U* Z* p, u1 w( a( C/ X
8 N9 T- c! n. `% O/ {0 r' T2 V! b/ z驗證DRC,LVS,ERC等等，不可以輕易的作option mode changed.
; {7 w( f7 \$ D5 l" _' B除非你是非常清楚option mode changed 對電路與晶片的影響。0 M6 X# T* f" g, V
否則只是為了pass DRC,LVS,ERC check 就擅自修改option code，很可能會帶來嚴重性的良率問題甚至引起noise and latch-up或是failed
. l6 u& M$ Z* J0 E6 l特別是和電氣特性有關的ERC，layout的幾何圖形是一種電學的呈現，端點電位飄移就會嚴重影響電路模擬的正確性。如body-effect, Vth 飄移, switch point......." L! i. n, B, z& B" @
: ]9 G2 v0 m# M* m; O
佈局工程師必須要解製程技術與電路設計原理，然後再多了解驗證工具的command file使用指令與寫法，才能做出決定。再未充實能力或是沒有把握，請向主管回報，由主管決定。
作者: dysyase    時間: 2010-4-27 04:04 PM
認同樓上的~不要亂改的好~~LVS只是用PC去做CHECK~不能為了~PASS去做~要合乎~LAYOUT~規則~
作者: zhifj86    時間: 2010-4-29 04:44 PM
楼主dummy应该将gsd三端连在一起的~
作者: juro0827    時間: 2010-5-3 11:31 AM
新手來聽大家的意見~3 L' K$ ^( J1 I% T
(努力筆記)
作者: winch0502    時間: 2010-5-3 11:11 PM
來吸收知識的~謝謝分享 感恩
作者: yuany    時間: 2010-5-4 01:41 AM
为什么有这样的dummy管的啊???
作者: shmiyi    時間: 2010-5-18 02:40 PM
請RD在電路上加上DUMMY的部分3 v3 [- x2 [7 ?) t# P
一來可以讓RD決定電位(LAYOUT只要盡到完全告知)  h$ W3 r6 p7 H6 ~/ y
二來有漏電也才知  M- o1 D# D( P
三來保護自己         
3 i% A* c: P* _6 o四來出包不會黑! f! B' ?* `; V+ Z5 s* M
五來日子好過點6 J  Y, k- I! h! ?" L& n9 P0 N( @
六來有這麼多好處,還不去加
作者: xuguishuang    時間: 2010-5-19 09:08 PM
dummy mos一般应将mos三端short接在电位上
作者: A52030999    時間: 2010-5-26 02:21 PM
完全同意17樓大大的說法~~~
- Q8 `- @3 A: }* ~; O& Q各人造孽各人擔~不要輕易冒風險
作者: semico_ljj    時間: 2010-5-27 10:20 AM
S,D,G,B都接在一起就好了！
作者: u9513349    時間: 2010-6-8 08:14 PM
又增長一份知識了～
( U& {0 {( B, }2 U* w& f4 ~
5 C! D+ E4 T3 N: T謝謝大家的分享！！！
作者: chaojixin    時間: 2010-6-12 03:37 PM
增长知识了！！！谢谢分享经验
作者: 592gigi    時間: 2010-7-27 03:27 PM
新人学习了，谢谢
作者: Liwayi    時間: 2010-12-22 09:16 AM
來聽大家的意見
" c4 D) G% d2 l5 ^/ D% {! K吸收知識的~謝謝分享
作者: clarkhuang    時間: 2010-12-22 03:14 PM
個人比較贊成 11樓的 說法  這樣做比較 嚴謹
作者: 吳龢峻    時間: 2011-4-1 03:00 PM
要了解 LVS Commanf file 的語法. 參考一下,可用 OD 與 POLY dummy layer 來畫.
作者: knightandqueena    時間: 2013-3-24 07:51 PM
同意4樓大大的作法! 全部接到同一個節點 也可以避免電荷累積造成到substrate的順偏電壓過高
作者: weidianwj    時間: 2013-3-26 07:49 AM
学习了
  ?- k) z. ?+ y# k: }( d6 w! y+ O学习了( `) |' _& f( Y  C9 t
学习了- E1 ]7 W5 o4 l9 `+ B5 T
学习了* J2 _# i1 N7 P# |$ y1 r
学习了
/ `  w( m# w* e$ o8 q+ h: ~$ r: f5 ~; r学习了
作者: yuyingdugu    時間: 2013-9-11 10:07 AM
学习了，多谢各位大大。
作者: chang707070    時間: 2013-10-5 10:30 PM
回復 1# w765432001
2 J* s% S. w" z/ v% F1 G( J+ i' f% k3 C: {% R, F
不知你是貼部份圖,還是全圖2 V' k2 o, e% T% V, T9 d
POLY + OD = MOS (沒有CO)
# Y6 n0 P0 Q3 T4 X: ]你的DUMMY,怪到不行
" x" N+ l. O" p! b所以在 SPICE 中,你要新增二個MOS) x+ V2 E  T3 q# i
同意20樓說的四端接同一個點
作者: bbok7979    時間: 2014-10-22 05:53 AM
吸收到好多知識囉 XD             謝謝囉~~~
作者: alfie.chuang    時間: 2015-5-19 02:46 PM
不要有其它issue 6 W7 S) e- R- D% f: h, {& ]; h
同意4f大大的做法~~
作者: gm2260954    時間: 2015-8-19 03:02 PM
謝謝分享，特來學習。。
. R+ e+ u+ m; P9 Y: a$ i3 K/ R
作者: AIC6632    時間: 2015-10-9 09:56 AM
dummy最好也是畫完整的元件+ n; X+ ^6 y' g# c7 f; w
這樣比較好
作者: 李寶容@FB    時間: 2016-9-14 01:42 PM
w765432001 發表於 2009-7-9 01:14 PM* ~, h/ D. K, ~$ H9 |' m
剛剛從lvs option中設定filter
$ ~" V4 i* I3 k: _* F7 c
! Z: z6 x# l, V1 G後來跑lvs驗證無誤，

3 M1 c/ N6 [0 Q  t8 E不過我的技術長跟我說
7 O" a& a' }0 U( U/ M" q  G9 b要是原本的CMD也定義的話，設定會跑掉7 z9 d6 A1 D5 G6 A& S2 }
最好要非常了解自己在幹嘛再改這個喔~
/ K- h7 v: e' ?+ C2 D9 f



歡迎光臨 Chip123 科技應用創新平台 (http://free.vireal.world/chip123_website/innoingbbs/) Powered by Discuz! X3.2