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標題: MOS上面爲什麽不能跨綫？ [打印本頁]
作者: minzyyl    時間: 2009-7-11 04:09 PM
標題: MOS上面爲什麽不能跨綫？
關於類比類電路, 很多前輩都告訴我不能在MOS上面跨綫,誰能告訴我爲什麽? 主要影響是什麽?
0 _. e9 J! C& S: B9 J) {1 R6 O% H5 d) j9 {9 O2 F5 X
如果這個電路對寄生電容不敏感的話跨應該沒事吧? 而且一般跨的話至少用metal2, metal2和gate之間距離相對也不小了,寄生應該也不大吧?
) k- M; n& w+ ~8 k' `2 L9 M  B2 y3 N8 M) I
哪位大大出來解釋下?
作者: semico_ljj    時間: 2009-7-13 09:38 AM
如果是敏感电路的话最好不要！会引起crosstalk！
作者: semico_ljj    時間: 2009-7-13 09:38 AM
一般的电路是可以的
作者: minzyyl    時間: 2009-7-13 11:01 PM
原帖由 semico_ljj 於 2009-7-13 09:38 AM 發表 8 c# \7 ?  L7 A
如果是敏感电路的话最好不要！会引起crosstalk！
- v# I& ?5 o9 {6 y/ r- z  {

4 x% c: ]6 `" h5 S9 ~# s/ j5 \0 F8 v& B7 X4 N! x) a
能舉例説明下嗎? 1 u5 ^: W% [! o
6 _9 X. j  b' n

3 c% a; B7 G, d2 w                , z& J9 L  X% N* s  H
7 u, i0 i; c' Q+ e& T- E
                 ？
作者: 賴永諭    時間: 2009-7-14 09:21 AM
請看看 請看看MOS cross-section 結構會發現,上面的Metal經過時,會下陷在上來...所以M1盡量不要經過MOS....
作者: man52013142002    時間: 2009-7-14 10:15 AM
什麼是crosstalk
. X, j3 o! f: m( F' u0 u3 T+ l& B0 U" I. z% N1 {% b" P# u; Y" B
什麼是crosstalk
作者: minzyyl    時間: 2009-7-14 07:02 PM
原帖由 賴永諭 於 2009-7-14 09:21 AM 發表
' ^: e5 \& u; ^請看看 請看看MOS cross-section 結構會發現,上面的Metal經過時,會下陷在上來...所以M1盡量不要經過MOS....

& y/ o* G  r+ [6 X/ v
# K3 I% h; J2 S1 `5 z6 ~, i- T1 vM1理論上很少跨過gate吧,畢竟S/D都是用的M1連接阿4 m5 U, F" z! ^- g1 w
3 ^1 o8 R6 U8 `' Z
至於你說的會下陷在上來? 請問怎麽解釋?
作者: HanGu    時間: 2009-7-16 10:05 PM
mos device gate 上走金屬至少會有兩個缺點：) n6 F( l, }8 z3 Q0 y( b2 F% C
1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷
8 w# j3 v5 O5 L  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。
. D" Q4 X6 _% f# A* i& @* ^1 T2.Cross talk. 因爲metal和device之間會有 parasistic capacitor，如果其中之一是比較 noise
! p1 y) o+ T! S# \2 l& w5 M1 p 的話，就會影響到另外一個。
作者: HanGu    時間: 2009-7-16 10:18 PM
原帖由 minzyyl 於 2009-7-14 07:02 PM 發表 0 j( S+ V6 G# h9 u, J! Y( x2 q* y

. Q! ~5 I+ W' w- ^+ u( ], m
! I' y/ W/ r9 ~9 o: E! Z  AM1理論上很少跨過gate吧,畢竟S/D都是用的M1連接阿
' e) K  G! z3 l" [# n  T# s
! e0 h2 ~2 W) t# `- ?5 h  h7 r3 J至於你說的會下陷在上來? 請問怎麽解釋?

. q( {$ N/ F; _3 A8 T( [( g& Z) j8 a  {2 Q( c, p- K" x
一般比較老的process，由於 8 H6 J9 f9 S8 U/ b' V; [2 j3 a
1. source/drain 在silicon�，而gate oxide和FOX長在silicon之上。) j" D0 ?* d' X, C& h4 k
2. source/drain 需要用metal通過 contact 連出來。2 u2 A2 {' n6 R0 h" u
所以從source看向drain的話，在表面是凹凸不平的。
4 e  I3 l6 L& r& n6 k7 H不過現在有CMP工序。會對表面進行抛光平整。這個問題應該不存在了。
作者: semico_ljj    時間: 2009-7-17 02:42 PM
新工艺会引起Vt的变化，要求严格的时候不能跨綫
作者: sw5722    時間: 2009-7-17 06:26 PM
從半導體製程來看,一般metal都是在上層,而一般的mos是很多layer' `1 {3 c3 k) }1 n" W. H
一層一層往上做,所以越到後面越不平整,雖然有平坦化的動作去做硏7 K, `, P# R+ p( T5 k' b
磨,但因為不能磨太薄,怕傷到LAYER間的絕緣,所以它不是完全的平坦
- g9 M6 e( R5 S1 T1 Y3 o; J) aMETAL是在不平坦的地方上做的,所以做出來是不規則的幾何圖形,對) x+ F6 P+ u' w* o' R- p/ N
電路是不太好的.
作者: ychchip    時間: 2009-7-18 12:55 PM
yes, CMP is not process perfectly all roughly surface. So, poly density and metal density must take care after new CMOS techniques.
作者: minzyyl    時間: 2009-7-18 03:54 PM
原帖由 HanGu 於 2009-7-16 10:05 PM 發表 + G6 @2 Y0 ?% P" y7 v
mos device gate 上走金屬至少會有兩個缺點：, D$ g" {2 I" |- G- H
1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷
! O. P; d& F0 R, s  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。0 y; S$ d1 I1 S, y: j- r
2.Cr ...

% U1 ~/ v+ T2 U2 o5 A
5 z) A1 z9 p% z: ?頂, 覺得應該是這麽回事了.
) u9 f, r! m( y# D7 U3 z# d" U; K. |5 C# l6 ^6 R% |
Vt的定義好像就是溝道電荷的數量和gate上面的感應電荷相等的時候的gate電壓,gate上的金屬肯定影響gate上的感應電荷，所以進而影響Vt,影響管子電流
作者: semico_ljj    時間: 2009-7-18 10:34 PM
建议即使跨也不要用M1，M2最好也不要！M3以上 可以考虑适当用！当然不跨是最好的！
作者: lethalkiss1    時間: 2009-7-27 10:59 PM
如果gate上的走线就是gate 本身的信号线，有影响吗？
' ]! E0 i6 |9 o! Z( o. r% U5 ?# W1 Y3 m  s) Z, k
如果是要match的mos管， 每个mos的gate都用metal1 覆盖在gate上走线， 有影响吗
作者: minzyyl    時間: 2009-7-28 05:45 PM
原帖由 lethalkiss1 於 2009-7-27 10:59 PM 發表
8 f+ P  {" j/ W2 c# b7 `2 h$ O% V如果gate上的走线就是gate 本身的信号线，有影响吗？ 从影响Vt上来看也是有影响的1 H& K" u0 w; l( V7 X$ z

) H. Q5 C8 F0 i  S4 |7 W1 @' C( |如果是要match的mos管， 每个mos的gate都用metal1 覆盖在gate上走线， 有影响吗
不推荐& _7 p+ M: _5 S) S+ l9 u  P9 O
+ }4 Q# y7 @0 T

4 c" |6 E) G. `! T% G* l2 c% Z8 n1 P+ `% _- S, ?
                                                                       ？
作者: minzyyl    時間: 2009-7-28 05:52 PM
原帖由 HanGu 於 2009-7-16 10:05 PM 發表
8 H; R5 t1 q2 c! X9 r+ I* ^( ymos device gate 上走金屬至少會有兩個缺點：6 W/ N5 ?3 ?' n/ T8 L3 m
1.影響 mos 的 Vt。根據相關資料，metal 從mos device 上走的話會影響 gate oxide的表面電荷
0 ^, Y! \: k0 |4 J+ t  Z1 h7 M  從而影響 Vth。metal 1 影響最大，metal 的層數越大，影響越小。% B3 }% ~' P) k
2.Cr ...

+ A- Y% L0 y& g! U5 l# P9 Y, i& Q7 _( A, Y. l
另外有個問題： 一般信號綫都不推薦cross gate, 但同條件下很多卻應許電源綫cross gate, 請問這個如何考量?
作者: minijasmine    時間: 2009-7-29 09:09 AM
对噪声不敏感的电路ＭＯＳ上可以走线的，可以省很多面积的呢！可以通过后仿考量Cross-talk的影响
作者: nebula0911    時間: 2009-7-29 09:36 AM
如果有機會的話,用nand2(基本邏輯閘)去跑一次lpe,會發現所萃取出的寄生電阻/電容之多(寫的越詳細所萃取的就越多),所以RD基於將問題單純化,不再增加模擬電路時不確定的因素,所以會要求layout盡可能不再mos上跨線.
: E% {" F; k! t就個人來説,唯一有可能跨線的mos是mos電容,但也會在mos上先加上metal1作為隔離,再用metal3以上的metal去作跨線.這樣可能還是會有影響,但是將影響大部份轉移至電源/接地,應該是會對mos本身的影響減少許多.這只是我個人的作法,希望能有幫到你.
作者: cas    時間: 2009-9-2 09:55 PM
on-cross metal may cause unpredictable noise to underlaying mos in analog circuit
作者: pkf690801    時間: 2009-9-4 01:36 AM
CROSS TALK:跨接會訊號干擾...為了不懹訊號有機會互相干擾所以會避開有跨接的問題.( ]! N  A" p. T/ b9 P; u; n
當然現在的製程技術問題,元件越來越小,其訊號就算不跨接也會有互相干擾的現象...
  ^6 A& p2 Y8 g' `& a但前端設計者或後端的LAYOUT部分都會閉開這樣的設計,由其通訊類的電路
作者: kevinpu    時間: 2009-9-4 08:53 AM
可是,metal不能跨mos,size做不小阿.
* Y3 V3 Z4 o- u- T- g/ [4 ?6 e尤其是需要matching的電路,那想問一下大家, t1 x4 X; F  {' Q0 Q, x
有沒有什麼方法,去做一個取捨,或判斷依據
! C2 Y' {* ]; z$ m" t7 _$ c8 u& f: YBest regards
作者: arichpanda    時間: 2009-10-7 10:56 AM
原來不能跨MOS是這樣，我只知道靠太近的Metal之間會有串音，會產生雜訊。



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