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標題: 請問各位師兄乘法器的設計 [打印本頁]
作者: semiartist    時間: 2009-7-19 06:54 PM
標題: 請問各位師兄乘法器的設計
小弟現在需要實現如下運算：y= k * t1/t2 * vs 其中k是常數，t1,t2是脈沖寬度，也就是時間量，vs是電壓信號。由於系統是類比環境，不想數位化，小弟的想法是：
8 h, z( Q/ \. X7 W% _0 \/ V7 @3 a- q4 ?( v- G, p
首先通過積分電路，把t1,t2轉化為電壓信號v1,v2；然後通過2個乘法器來實現，其中一個通過opa實現除法功能。不知這種方案如何？請問有沒有其他更好的方法？
* V1 r" ?/ h3 K7 P1 ^
! a- I  m9 d6 G+ E1 h4 L關於乘法器的設計，該用何種結構呢？小弟只知道3種結構：* v5 K' I7 r; {& T7 W* f
1〉就是Gilbert Multiplier,這個我比較熟悉，以前用它作過VGA，但線性範圍實在太窄，所以對這種結構來說很是擔心它的線性範圍，不知各位師兄有何建議？
& m0 }: m. }* z5 g- m2 s& ]2〉就是對數結構的，沒用過，不知各位師兄覺得如何？
7 s# M. V" @4 D- T3〉就是pwm方式的，但小弟擔心過於復雜，因為我的信號頻率在60-80k左右，如果用pwm方式，那頻率是不是太快了？濾波是不是問題？2 ~+ R/ \  ~9 O8 F* D- C- {
# G2 D3 E3 }2 x5 l/ s# O7 }; V6 j, g
先謝謝啦！
作者: liuyanruuestc    時間: 2009-7-20 08:34 AM
如果你是要在FPGA内做乘法，可以通过内部DSPBLOCK的设计软件做。比如ALTERA的为DSPBuilder。比较方便
作者: semiartist    時間: 2009-7-20 08:50 PM
原帖由 liuyanruuestc 於 2009-7-20 08:34 AM 發表
7 L$ a1 x4 u3 h, Z3 E如果你是要在FPGA内做乘法，可以通过内部DSPBLOCK的设计软件做。比如ALTERA的为DSPBuilder。比较方便
) X( E# I. ^8 x+ o9 m
- @: |6 `  a) @! H6 I
謝謝師兄的回復。只是小弟的項目是power IC，主要是類比的環境。
/ a: F% V( }; Z在網上搜了一些資料，參考中。! Z: W- t$ J/ T% m3 @- H
1 V: h2 [. I5 E; b% \9 p
懇請大大們幫幫忙，談談各種結構的類比乘法器。謝謝！
作者: jeffshein    時間: 2009-10-27 02:19 PM
hello Semiartist:
, D% S( {& X. K# w+ {- ]( y: d我也是第一次作乘法器6 c/ B* M2 N. d" g
而且需要做full range input
5 n5 W, F; W" P2 m* l, N我的作法是將兩個輸入端先除100倍下來0 k7 z2 }+ _% g  s2 H5 |
在level shift
% w& D# K9 N' n成出來以後 再用單端輸出放大4 j$ T# K+ z* ~; e: o
這樣使用gilter cell比較好用+ M5 v" u  Q1 p, B/ l$ E
不知你之前的做法是如何
5 v% [+ j7 ~- r# l& j2 w" }7 E1 k願意交換一下心得嗎



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