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標題: 天线效应中，跳线至顶层metal的作用。 [打印本頁]
作者: lnxmj    時間: 2009-7-21 05:00 PM
標題: 天线效应中，跳线至顶层metal的作用。
为减小天线效应，除了减小面积或周长比外，就是加diode 和跳线至顶层metal。书上是说跳到顶层metal后，会减小下层metal的面积。但顶层metal etch时不也会聚集电荷吗？这样做真的有意义吗？
作者: max671119    時間: 2009-7-22 02:56 PM
天線效應產生的靜電破壞也會發生在metal蝕刻
  P  B8 ?1 c: u3 O: t1 f! y  q: w时。時。 如果metal接到diffusion时，极少会产生静电如果metal接到diffusion時，極少會產生靜電' v3 U9 u' q, t* }. d7 s
破坏，因为diffsion可以卸掉静电，所以top metal破壞，因為diffsion可以卸掉靜電，所以top metal
, k4 W  C7 o( b8 A2 g一般不用考虑天线效应的问题（基本上每条top一般不用考慮天線效應的問題（基本上每條top) Q7 m2 U- ^1 C4 s& E2 Y+ d
metal都会接到diffusion上）。 metal都會接到diffusion上）
作者: sw5722    時間: 2009-7-22 04:32 PM
就我所知,antenna是為了保護poly gate的,因為poly是比較脆弱的,怕被
5 Z. S5 p% }7 G% ?" K$ k2 p靜電破壞,所以用diode或者跳層,避免直接衝壞poly gate,
4 [) q1 x6 c. Z為什麼跳層只能往上跳,往下是沒用的,你從半導體製程程序去了解,就會& q. ]$ G8 w1 A- d5 k+ U
懂了.
作者: alai    時間: 2009-7-23 04:56 PM
原帖由 lnxmj 於 2009-7-21 05:00 PM 發表
2 ^; }; o  S! U! L为减小天线效应，除了减小面积或周长比外，就是加diode 和跳线至顶层metal。书上是说跳到顶层metal后，会减小下 ...
2 H  H. R; d: H+ U: W
你跳到top metal后，top metal一根不会太长了吧？？？如果top metal太长，总面积太大，也一样有天线问题。
作者: lnxmj    時間: 2009-7-27 02:08 PM
標題: 谢谢大家的帮助。现在明白了跳顶层后。
谢谢大家的帮助。现在已经基本明白了。以前自己认识的一个误区是，每一层做完后，电荷会持续积累。并传接到顶层metal。
作者: pph_cq    時間: 2009-8-6 11:32 AM
原帖由 alai 於 2009-7-23 04:56 PM 發表
& B! D2 f6 e+ J! @6 `% C
, Y: t7 E9 U" `1 ]" s  c你跳到top metal后，top metal一根不会太长了吧？？？如果top metal太长，总面积太大，也一样有天线问题。
1 d% r- ^/ Q( A4 j, u

* ~, n) Z0 W# J5 S. ztop metal通常都会接到diffusion，所以一般不会有问题，如果只接gate就会有问题。
作者: speed    時間: 2009-8-9 07:33 PM
謝謝大家的分享~~9 O8 j5 P! G- K) H4 t
8 a8 S' Z- j! x+ U' \/ ^; E6 x

% F* e5 U2 h8 d7 Y謝謝大家的分享~~
作者: sw5722    時間: 2009-8-14 10:12 PM
我不太確定你們說的天線效應與我知道的antenna rule是否一樣的東西,diffusion會不會
0 K* f# w% }3 O! s' I& k; [洩掉靜電,我也不太清楚.從layout的角度看,diffusion加上imp及ct metal,所組成的東西" N8 }# E$ m+ v
就是叫protection diode,它的pn形成二極體.放在違反antenna rule的線上,當靜電高於
- {( N' h& D0 ^3 Y一個標準,二極體導通將多餘的靜電洩到基底,而且它只能放在pwell.這是我遇過的rd' M0 S0 k) F/ X: |
跟我說的.不知是否正確.
2 u/ }% A$ W5 R3 v! q3 m關於top metal的問題,之前跑antenna rule時,不是每一條線都能放得下protection diode,# R6 S( o; }! K& O3 G
所以會用跳層取代,並不是一定要用top metal,用上一層即可,不過要靠近poly gate,就能  P2 w4 j6 v- ^+ d
解掉.會有top metal的說法,可能是早期頂多是1p2m,metal2就是top metal,這是我自己猜的,
作者: yytseng    時間: 2009-8-14 10:40 PM
都錯!!# V$ i; n: [' L" s
  z# B/ F9 Y1 e0 [9 D6 @( a
半導體製程中 因為離子植入蝕刻研磨過程 會造成靜電累積
2 @/ c/ ]7 c  e. D, z4 G+ V4 f4 `做出來的金屬層就像天線一樣 會收集靜電 累積
& S- d* p1 l  D+ t0 n當累積到夠多 就可以打穿poly gate 放電
$ D  U) v% N" t當然那個gate 就毀了
4 {8 I' \6 J: P' z2 Z- V* J
! N  B! R/ c8 p8 p7 j1 ?# p$ N0 v1 X* t$ J: u. f3 ?  _7 Z- F4 A, j
解決的方法 就是讓靜電從另一邊放電  @3 o8 X9 P* _+ N. u) @
因為另一邊接到diffusion drain 端放電7 E8 h: G! b4 E- I' ]
所以把 metal 整個連起來就好了 不是要連到"top metal" 而是連到整個path 的最上層metal就好
% h: H7 L4 `) \% T/ [( K' K8 Z# P/ L" C; I/ A. S" _9 b
另外傳統的視放電端 diffusion 放電為無限大,在0.13um 以下已經改成要計算 diffusion 可放電能力 跟 gate 端被打穿的能力比較 所以跟 gate area (W * L) 整段金屬 charge 以及 diffusion area 都要計算1 _: A4 d7 A! H

3 d" ]' t8 F  a0 V在nanometer 製程 由於 poly 厚度非常薄 (幾十個原子) Antenna 破壞力更是明顯
作者: alai    時間: 2009-8-19 05:00 PM
原帖由 pph_cq 於 2009-8-6 11:32 AM 發表 , L2 \& m7 Z% V- ]- N

1 ~$ M  T+ j7 D& h# ]9 j. l5 l# c& @: U% M) e) h: W
top metal通常都会接到diffusion，所以一般不会有问题，如果只接gate就会有问题。
5 I' d1 E; t" ]( B$ A
我们讨论的当然是没有接到diffusion的情况。
作者: james65chan    時間: 2009-8-21 11:25 AM
還是沒有提到為什麼  有些anntenna rule 跳線到最上層metal 就可以解了 ，
/ S+ s; M7 e* X* f! s4 F$ X( h  b# K% e1 n/ j
所以正確的做法還是
2 m8 ]' n" v5 f+ p- U( a3 H, |% U- Y: k7 x) C7 O
1.       一定距離接到  diff-drain 端.8 L: ?6 G; E9 Z/ [  o7 ?+ ]
, o8 ~* E6 g  X' a3 L& ?
2.       一定距離接 對地diode.
作者: milo_li    時間: 2009-8-28 10:15 AM
小弟還是不太明白，希望有高人詳解！！！
作者: sw5722    時間: 2009-9-10 08:39 PM
關於diffusion會放電的事,我以前的designer是用等效電路來給我解釋的5 s& c, |. E" D8 V1 I
,那不是單純的那層layer會放電,比方說n diff是用ct打在pwell上,有pn就是
( \8 }3 m. k' H4 X  s型式上的二極體.) U: d: I/ k8 h4 ^
關於跳層,半導體製程是這樣的,從一個p基體開始往上做,然後nwell......poly7 D2 j  [: [- z" p- h0 \
==>m1==>m2==>m3.......假如你以為半導體製程是一個mos或是一個電阻4 s, Y- ?1 W& S# l& ~# x
這樣去做的,那麼以下的說法,你可能不會了解., p% d) {9 Z7 g' Z
假設有一條m1接到poly gate違反antenna rule,我們會用m2在靠近poly gate8 P& V* a7 m' U. B) J) B
的前方做跳接,當製程往上做到m1時,它是一個中斷不連續的狀態,在這個時候,6 a+ e8 C+ R' z# n9 s$ Y4 X4 o
想辦法去靜電,然後再往上做.
- N! r4 ~9 j  g4 Z7 X& j) F他不是非要最top metal,你用top metal是自己找麻煩,不信去跑一下antenna rule5 z# f1 C) z+ Z
就知道了.
作者: jkchien    時間: 2009-9-16 02:04 AM
基本上幾位所表達的都有相關性，但是應該要從製程步驟與過程來解釋。$ q9 R, r2 k& b) ]& h& }- \# @# A+ ]
1.在蝕刻時大約會採用1000V~2000V，進行乾式蝕刻，由於離子撞擊會產生靜電累積在尚未被移除的幾何圖形內。5 z# D% v* F5 o" x- {2 S
2.二極體會採用NP型，N端接訊號線,P端接地或是最低電位，在silicon process，在正常情況下此二極體形同斷路不會干擾訊號。在電位超過BreakDown voltage時，電流會從N流向P而釋放靜電...  o# r9 h' i" g
3.被破壞的是gate-oxide，不是poly-gate，是因為gate-oxide隨製程演進而被設計越來越薄，約為150埃往下遞減，也就是約為幾十個原子厚度。但正解是因為電場效應而引起電流流向而導致gate-oxide被永久毀損...
7 \3 h5 Y( D  }, H3 W" _7 h9 ?4.往上連接到top metal就可以避免？這種觀念不能算是很完整的解決方案，因為現階段矽材料表面以上的蝕刻皆以乾式蝕刻進行，因此每一個layer都會採用1000V~2000V進行，因此累積越多的metal layers就會累增更多的靜電，礙於怕蝕刻不成功以及降低等效電阻值而多打的vias/contacts數量的增加電流流量，會增加毀損gate-oxide風險。但是靜電還是持續累積中。因為到了連接線路徑中的最上層metal layer時，已經連接到的diffusion region，但仍有些電路並非如此設計。而就在還沒有到最上層metal layer之前所累積的靜電足以毀損gate-oxide。所以必須要在輸入端進入到gate oxide之前就先打上NP diode，而且不能打錯位置。
" j3 z$ C' l2 r7 M" x5.run Antenna Rule就能了解一切？答案是有疑問的，因為command file是人寫的，很多製程廠下載的檔案都是針對該製程廠而寫的，多了一堆寫不出來的symbol layer去判別元件並不太實用，況且antenna必須要對製程過程了解才不會誤解。若要用驗證工具去檢測就需要多了解command file如何編寫...% J6 {& Z. `- E
6.這就是為何在Design Rule內會算週長對面積比，甚至是累加制的計算。但在國外大部分只有計算metal1，因為最容易造成沒有連接到diffusion的風險就是metal1，50%風險率...& n4 i  J8 y* J7 U! m. g
. i6 q9 p/ q9 }
以上是我在上課中就會說明的部分內容
; v( B0 Z0 Z( v: I9 W  f6 b
! e- \* n! _6 B* b簡老師
2 z: Y% b) ^8 [7 \) A" Q+ V2 a2 v* U
$ A5 X( J+ m. @[ 本帖最後由 jkchien 於 2009-9-16 02:08 AM 編輯 ]
作者: sw5722    時間: 2009-9-18 11:29 AM
簡老師說的對,應該是gate-oxide不是poly-gate,是我筆誤,其他大概跟我以前的designer
, _# H' ^( E+ Q2 w9 \& ~說的差不多.
7 ~# j2 V, t9 Q  [關於top metal的問題,是幾年前我在跑antenna時,我處長在旁邊看,因為製程廠提供的diode' z4 K1 g+ \- V& Y+ _2 G
是有一定大小的,我們也知道用跳層比較不好,但不是每個地方都放得下,所以用跳層的方式解. a' T/ u2 Z3 A- }( f
,是難免的.
( l7 }5 Y: r+ P4 X5 v+ f然後我處長說要用top metal(1p5m的製程用metal5),他認為top metal就是指metal 5,我認為
, A. U: j# N, R3 K/ `. a$ K是上一層就好,後來跑command file的結果,是上一層即可,試過2個廠的command file都是這7 c7 r; p" X. n! K8 V, Q  j
樣,
! ~, c/ R& k4 [( M# B5 T6 ~' M' P; I當然command file不一定對,我自己就遇過幾次,但就算它錯了,也不能怎麼樣,只是日後ic有問題
8 g5 u- i9 n+ r: t  C) X" \( z可以當成一個吵架的籌碼.
作者: REFINED    時間: 2009-10-8 04:50 AM
標題: 其他觀點
那小弟在這邊也將我所知道的與各位前輩分享並請與指正1 A. E( x( F5 P9 k! C1 ~
在製造過程中會有多餘的電荷累積在金屬層上這大家都知道，為什麼會把閘極氧化層打穿我查到一個不常被提起的觀點；在連線上不是OD to OD 就是OD to gate，OD to OD的部分暫不討論，主要探討OD to gate:當導線的兩頭分別接上的材質是DIFF與POLY，電荷會往較低阻值的方向做宣洩，此時導體上的電荷將會全部積在POLY上面 當電荷累積的量超過到氧化層所能負荷的就會被擊穿。
作者: fabc    時間: 2009-10-9 01:50 PM
解决这个问题需要了解一下天线效应和IC制造流程，这样就能容易理解了；跳到顶层，那么势必把下层分成几段，这样只有一部分是直接连到gate的，那么在etch时，只有相连的部分起积累作用，其他部分积累了，因为上层还没做呢！，所以只能悬空在那边，等做到上层时，只有上层金属积累电荷，其他底层的金属（应该说是导体，包括金属与多晶）因为介质挡住也无法接收到电荷了，所以不用担心！不知道回答是否满意，表达得不是很好，不过只要你画出cross-section,应该很容易理解。
作者: semico_ljj    時間: 2009-10-10 10:06 AM
聊的不错！
作者: minijasmine    時間: 2009-10-14 09:41 AM
原帖由 fabc 於 2009-10-9 01:50 PM 發表
* H- r! w) K' O" o$ C...等做到上层时，只有上层金属积累电荷，其他底层的金属（应该说是导体，包括金属与多晶）因为介质挡住也无法接收到电荷了 ...

$ F# i' L: }, f( o' y7 F- ^我认为有介质挡住，只能说在做上层金属时，下面几层金属不会再增加累积的电荷；但因为是同一条连线，并不能完全避免上层累积的电荷传导到下层。而之所以此时不会破坏最下层的gate-oxide，是因为电荷会通过阻值更低的diffusion端泻放了。你想，都做到顶层Metal了，整条连线已然连通，diffusion端和gate端都在连线的两端了呀，电荷自然往低阻端走呀。
作者: tsung105    時間: 2010-7-6 12:11 PM
看你antenna出現在哪層metal就往上跳一層如果是M2就把M2切一段換M3以此類推因為製程在製作時M2如果電荷累積過大時你換到M3他就不連續因為做M2時M3還沒做9 G! e% o: P7 u1 L
而加Diode也可以因為電荷累積過多可經diode到地(diode面積也有差)
作者: smilodon    時間: 2010-7-10 11:55 AM
Antenna只会发生在Gate上，主要是Gate下的Oxide很薄，无法承受大的电场；
2 m3 @+ \( i2 v# y而且Antenna不是发生在CHIP应用过程，而是生产过程中，主要与Etching是使用plasma的情况有关，plasma会造成与Gate相连的金属上积聚电荷，过多的电荷会产生超过gate下栅氧化层承受能力的电场，产生击穿；6 u- c6 J. X& @3 J$ S6 G
所有无论用哪一层金属，面临的问题是一样的，有时候金属jumper到顶层，仍然无法解决Antenna问题，只能增加反向二极管来解决此问题。
作者: zhiyong.gao    時間: 2010-7-29 11:04 AM
受益匪浅！谢谢！9 f# z& s( ^& |
终于搞明白了，原来只知道添加跳线和保护二极管，知其然不知其所以然，今天才明白
作者: milo_li    時間: 2010-8-9 05:18 PM
解决这个问题需要了解一下天线效应和IC制造流程，这&#26 ...6 g3 i- ~; o/ R6 M/ N
fabc 發表於 2009-10-9 01:50 PM
9 @/ F0 v( y+ l: k

9 r6 j9 L2 ?" ^2 h% H/ g! L- N- a" [% p, S4 z: B7 O$ j) B8 j" M
    同意这样的看法，简单明了点，具体还带了解工艺流程。
作者: nidon2003    時間: 2010-9-22 09:53 PM
在process製造和芯片工作中，會有很多不“聽話”的載流子在芯片中到處亂跑，而chip當中的比較大，長，並且導電性比較好的layer,比如metal，往往就成为吸收这些载流子的“容器”，这个就像避雷针的原理一样。当吸收的载流子过多，能量达到一定程度的时候，这个能量就会在电路中的一个比较薄弱的地方释放出去，而这个地方，往往就是gate下的栅氧。
作者: terriours    時間: 2011-2-15 06:07 PM
简而言之，我觉得是这样的：4 g% K/ Q% P& A& f; s0 n
当某一层metal出现了antenna的时候，跳到上一层metal的做法是因为工艺线上在每做一层metal都会进行一次去静电的处理，具体怎样做我也不清楚，然后做平坦化再做另一层metal这样我们跳一次metal，就可以将做好的metal上积累的静电荷泄放掉，这是跳线的根本意义，可以参考The Art Of Analog Layout。至于加diode这个就比较简单了，相信大家都清楚。
7 X1 M3 F* p8 s本人拙见，有错请不吝赐教。
作者: 瓦片小屋    時間: 2011-2-18 02:31 PM
受教了，虽然知道方法，知道大致如何去实现，不过要叫我详细的说出来还是有点难，
作者: bobo lin    時間: 2012-3-28 02:38 PM
從不明白,看到最後終於明白了,雖說不是本科系的,但一直在這塊鑽研還是有開竅的時候...受教了,感謝各位詳細說明.
作者: stephen_jjh    時間: 2012-4-20 01:47 PM
领教了！！！！字数字数
作者: ptadx    時間: 2012-9-3 05:12 PM
回復 25# terriours
# v$ k" y9 u0 R# d# d& v6 T
& M$ V: T# X  e% L9 Q. |; |. u2 |' L# q# `% d& G" p) A
    工艺线上在每做一层metal都会进行一次去静电的处理       请问确定是这样的吗，谢谢



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