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標題: RF PLL版图 digital block噪声的防护问题 [打印本頁]
作者: cloud_zj    時間: 2009-7-29 08:26 PM
標題: RF PLL版图 digital block噪声的防护问题
各位大侠：小弟最近在做一个混合信号的Layout（PLL），在别人的论文上看到为了防止数字电路对模拟电路和射频电路的干扰，通常在 digital，RF，analog各自Block的外面加上Guard ring保护，有没有做过相关frequency synthesizer的大侠能指教一下，该如何画Guard ring和防止数字电路noise干扰？
作者: roman123    時間: 2009-8-3 03:33 PM
Dear sir：- ~6 f/ v" e7 \8 y
    恩…不知道你的analog block怎麼規劃。所以我盡我所能回答你的問題，希望能幫到你。^^"0 i, c- [6 Z: p6 x6 I: u: H
就我工作的經驗來說，1.通常guardring圍在analog block上，至於寬度圍多寬，看你是不是需要用M1當作power用。2.接下來很重要的訊號，如clock訊號線、IB電流，這些訊號線，我的clock線盡量走上層就走上層，不會安排走底層(M1、M2)，IB電流，這是很乾淨的線，所以我會按排走M1、M2，而且離- p' @4 M7 x8 A2 `, O
clock線遠遠的。3.然後，若怕digital電路干擾，你可以犧牲一點面積，換取analog block 和digital block的距離，接下來所留下來的空間拿來走線、power之類的，有時最小面積並不是最好的。小弟才學疏淺，希望能幫到你。
作者: 大大山    時間: 2009-8-3 10:21 PM
標題: RE
1：首先PLL各个模块的布局要合理，尽量减小各个模块间的串扰! q! g) w( o9 B2 O3 S
2：对于GARD RING，其实在版图上的隔离作用不是太大，一般好地芯片都是用距离来隔离外部模块以及内部各个模块之间的噪声干扰! n- O9 S% U2 H' v
3：PLL中的电源噪声一定要多加小心注意，还有屏弊线一定要干净$ v8 U1 ^# u& ^3 h
4：对于静态电流电压线，尽量无需加屏弊线，远离高时钟线
作者: semico_ljj    時間: 2009-8-5 10:50 AM
我怎么见到过Ibias走先加屏蔽线（shield）的情况？& G* O- E6 ~% z( @/ h5 C: z
有哪位来解答一下，谢谢
作者: gyamwoo    時間: 2009-8-5 10:39 PM
原帖由 roman123 於 2009-8-3 03:33 PM 發表
1 C* y5 E0 U9 ^  ]+ bDear sir：& @6 ?; p0 l! z0 o# w) y- B
    恩…不知道你的analog block怎麼規劃。所以我盡我所能回答你的問題，希望能幫到你。^^"# C# M; l& B  k+ O: ]3 d" U6 _* m4 P
就我工作的經驗來說，1.通常guardring圍在analog block上，至於寬度圍多寬，看你是不是需要用M1當作power用。 ...
2 j: i1 g  {/ J! V; S* k
請問你說POWER用M1跟GUARDRING圍粗不粗有怎樣的關係呢？可以麻煩解釋更詳細些呢？
* p- k$ P" O  ~. P# _, _$ U$ q我也正在作pll的layout。我是都把單一BLOCK外圍一圈GUARDRING兼body這樣好嗎？



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