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標題:
關於加guard ring 以及在lvs的erc error
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作者:
gyamwoo
時間:
2009-10-23 01:06 PM
標題:
關於加guard ring 以及在lvs的erc error
各位好。
3 |; o x2 i ]: f2 ]
我在CMOS_Transistor_Layout_KungFu這本教layout的小冊子中，在guard ring(GR)的部份讀到
4 }" c9 {' K2 T- E
NMOS要加 N型GR接VDD，可以吸附N型少數載子
: p, d+ ~( l% b* p, }+ z, @& Z
PMOS要加 P型GR接VSS，可以吸附P型少數載子
5 [$ D2 e0 q* Y( ^/ |
0 {8 F- x1 r$ o) e8 M: r" s- A
不知道經驗豐富的你們是不是都這樣做？
- P, b T. z2 j- i0 d
一個BLOCK裡除了所需的POWER之外還有兩種型態的GR？
$ _) Z/ f: g) h/ @' o
我覺得這樣有點麻煩。因為我想若是不管N或P，只要在外圍圍一圈N或P型GR，異性相吸，同性相斥。相
- _2 J. z( ~' z3 V/ Z6 _
斥的載子會因為空乏區的關係要走比較遠的路徑跑到別的BLOCK，這樣的影響應該相對比較小吧？
: Z5 A. w0 I3 E5 M1 w! L0 f, v
5 f" X) V) e! k) Z
另外，我是用TSMC 0.18UM的製程。在做lvs的時候也會有做ERC的檢查。我因為多加了這些浮空的GR
; @2 e G: M4 {
造成我ERC有錯，是不是可以不用解掉呢？還是有方法解掉的呢？
7 E, T$ N" X Q* }
附一下我的圖： 上中下的GR都是ERC有錯的部份，我問了CIC都沒回應我…難道這是非常小兒科的問題嗎？
O: t9 l, ?; z; ?5 y8 {: D V
, |/ Z! W1 o/ B5 i% A. C: [; q
) j1 |8 _& x7 z4 U
[
本帖最後由 gyamwoo 於 2009-10-23 01:10 PM 編輯
]
作者:
gyamwoo
時間:
2009-10-23 01:09 PM
小冊子好像沒丟上來@_@
8 [# m1 ~! J) n; o9 @, z3 g
小冊子好像沒丟上來@_@
6 A$ w* C5 _7 c; Q/ j6 T+ q0 W
小冊子好像沒丟上來@_@
8 r6 A2 `- j4 w: ^$ D3 v$ X
小冊子好像沒丟上來@_@
, k4 Q! K! s, ~" \0 T& g
說實在的還不太會用chip123上的功能
作者:
clarkhuang
時間:
2009-10-23 01:15 PM
如果確定都有連接上了 此錯誤可以忽略掉
作者:
motofatfat
時間:
2009-10-23 02:01 PM
我因為多加了這些浮空的GR'
. L* M- L4 c3 L* T
造成我ERC有錯，
/ |1 Z9 m2 W4 ]0 v8 u' N8 o
是不是可以不用解掉呢？
- g/ J& P# N+ N& T
還是有方法解掉的呢？
4 j% \: d+ d3 z/ R2 ]) `/ [7 f
( c5 U5 P5 A( K _% Q
儘可能不要浮接
2 _$ f; b6 k9 h( I, U1 x. q% `
" L% x& h ^& y* y
如果確定都有連接上了
3 Y' v5 l: N3 l0 y! Y* C% N
此錯誤可以忽略掉
: y6 j. l- r4 M* ?4 M7 E
因為
3 [! H" {2 \4 ~7 ^5 n" ?6 d
有時候是 POWER NAME 沒在rule file 上
" k- n0 ?! y# Z: x
ex:rule file 只認 vdd and gnd 是 POWER 和 GROUND
( a) Y3 b* Z: r) @$ `+ L0 X; z
那你用 dvdd dvss 就會出現
" T4 f; m+ G; N" j
floating nxwell 和 floating psub
6 y' m% E! b, t3 |+ f
0 Q2 O# ^2 A, u, V1 e; N9 L
有時候是PSUB2 造成 一些 獨立 ㄉ PSUB
9 a( A& r4 |8 b6 q7 r
: Q) H: I$ J; c6 T' H" I
我問了CIC都沒回應我…難道這是非常小兒科的問題嗎？
& T7 ^( t# S) W3 V5 b) V- a: J
------
, E0 e5 P: C: m6 T5 J2 C) J* S
被你猜中了 通常只有菜ㄉ人 才會問這種問題
M9 W3 w" R. B4 h3 a
就是常有一些菜ㄉ問題 讓 教授們 不想去回答
6 h5 E8 x; l# R6 Z9 a% ~# @% j
所以我有空 會在這裡 哈拉 哈拉
作者:
skeepy
時間:
2009-10-24 01:28 AM
你的圖浮接的PGR OR NGR有確實的用METAL接到VDD或VSS嗎？
) q1 i- L* _ x- E) w
你的LAYOUT DEVICE不是啥特殊的,這兩個ERC ERROR應該要清掉
/ ]- F) Q4 N1 z' e% Q9 g
才是.
作者:
12345
時間:
2009-10-24 11:17 PM
從圖看你的pring是floating,沒接到groud,erc會抓一定是沒接（但有的是有接蛋沒給ground name,這樣也會抓出來),我是會把ERC都解掉,建議ERC也要都解掉才算OK,不過有些ERC寫的人沒寫好,有些會有假錯,譬如hot well,也會被當成沒接到POWER,而抓出來,或者NMOS做在NWEL當CAP,這也會抓出來,會寫command file也能自己加上一些erc判斷,來讓IC WORK機率提高,commmand file還是人寫的,寫的人不一定會考慮很週到,自己會寫最好,不然就是給專門在寫的人去寫(大公司都有專門寫command file的)
作者:
gyamwoo
時間:
2009-10-25 12:56 AM
那兩條GR確定是會拉到chip的pad上，量測時會給vdd跟ground。
+ ^1 A; ?7 f; k; k% V0 I A: c
我覺得會認為是floating是不是因為我沒有接到任何一個mos或是device呢！？
作者:
gyamwoo
時間:
2009-10-25 01:11 AM
另外再討論GUARDRING(GR)到底要不要跟POWER接在一起，因為這會讓LVS簡單不少
. _0 L( B. ~- L# r0 F; y6 R! N
是這樣的啦。以前在123上面看過說GR可以跟power接在一起，但GR的效果就不會比較好。
" D5 X. O; s2 z/ l
畢竟GR是要吸雜訊的，另外GR跟BODY或WELL會是逆偏的PN接面，有一空乏電容；如果接GR的電源或地是不夠純淨的話，其雜訊或抖動的電壓會不會耦合進電路降低CHIP的效能呢？
) B5 n* u% x% G/ q* n6 ?/ w
好苦惱喔
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O: t9 l, ?; z; ?5 y8 {: D V
