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標題: PLL LOOP FILTER設計問題 [打印本頁]
作者: jeffyoung    時間: 2009-10-28 11:34 PM
標題: PLL LOOP FILTER設計問題
小弟  最近在設計PLL二階濾波器 的2個電容值 發現許多DATA SHEET都是兩個差10倍, ?" q2 h3 \# y( B( @3 W

  S8 W9 u; Z0 }) }7 T# r/ M這會使得 額外加的那個極點 較靠近零點.頻寬  小弟覺得這樣PLL不是比較不穩嗎0 C6 B! g- X' k5 j
0 @& I- K! y5 e5 \
不知道有沒有前輩知道  為什麼要取10倍  是否有什麼好處0 v" |5 m% s+ A: R; F6 X

5 I5 i9 B" l2 v$ ~請大家指導!!  謝謝!!!!
作者: finster    時間: 2009-10-29 07:49 PM
附圖是Razavi所寫的"Design of analog cmos integrated circuits"一書中所擷取下來5 T+ y3 ]5 }. c) [8 q2 @% l
兩顆電容的比例值約在10~15倍之間
" _3 F/ _9 \8 w2 h  l; v9 I1 R至於原因,附圖上都有寫
作者: jeffyoung    時間: 2009-11-1 11:40 PM
謝謝版主!!, n% M" y6 }. p8 G

% [) ~  a+ M& g- j. N$ s! W我想問說  那10~15倍所設計的pll有差別嗎  (有什麼優缺點?)
作者: eli0717    時間: 2009-11-2 10:31 AM
我應該要怎麼去設計Cp的值，因為如果是10-15倍的化，自己try好像都跑不出來
作者: donlion    時間: 2009-11-19 04:15 PM
这个值表现了zero和pole的位置，比值越大，pole与zero的频率比越大，稳定度越好。不过要小心，pole太靠近ref frequency。
3 ]- x: h6 A% X
謝謝版主!!' n; ~) R* K8 W; r- G

+ Z( p0 ^5 E, c" r# E我想問說  那10~15倍所設計的pll有差別嗎  (有什麼優缺點?)
, V' q7 r' f; Q% fjeffyoung 發表於 2009-11-1 11:40 PM
作者: deltachen    時間: 2009-11-24 02:57 PM
有關PLL電路還在學習當中，多看看一些大家的想法~~~~謝謝大大分享~~~~
作者: w791212w    時間: 2014-10-27 10:38 PM
最近找工作看到業界很缺PLL來稍微了解一下架構,感謝分享!!
作者: 930709    時間: 2014-10-28 01:36 PM
謝謝版主!!謝謝版主!!謝謝版主!!謝謝版主!!



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