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標題:
如何做一個除9的電路
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作者:
chppy
時間:
2009-10-31 12:17 AM
標題:
如何做一個除9的電路
各位好
i$ p5 [6 c: n1 |# c: x
2 O% p' w1 ^( r* Y0 }' [
小弟打算做一個除9的電路..擁有12BIT的被除數
( A9 ^' L2 f& o: b; s/ V9 M
並且要拿來做合成
( j9 E' G# c: N) T
RTL是用Verilog語法，請問大概要怎樣寫呢?
作者:
m851055
時間:
2009-11-1 09:01 PM
module divider9_v1 (CLKI,CLKO);
6 w$ M/ u! x# K8 p3 i4 u1 W
input CLKI;
8 {. S2 g6 _8 j3 @( k" b$ q' a Q
output CLKO;
3 e% [4 I+ |' S
reg[3:0] Q;
+ X. f& j2 M% T, J3 F: Q
always @(poseedge CLKI)
, z1 I: F% D- e' `2 u9 {
begin
: O3 s5 Y; H/ N6 ^# F) I9 @: e
if(Q==8)
# r2 N/ {+ f. |' A) ]% [0 s2 o- ]) h
Q=0;
# c: k# P& U- D. J8 T5 y7 t
else
+ j- U, p. f; d4 W
Q=Q+1;
' D8 I% m5 i5 q0 {! m$ l. c
end
4 k' W+ W$ c: F1 |! `$ G
assign CLKO=Q[3];
2 B& R- i; g: ? U+ P: Z6 @; }
endmodule
作者:
eecc
時間:
2010-1-26 05:22 PM
感謝大大分享 剛好想對Verilgo做點研究
作者:
thjan65
時間:
2010-6-11 10:20 PM
回復
3#
eecc
7 q# Q/ k+ E4 \# {7 a* ^' D- f
[7 k, K$ M0 l6 @5 k
; ^2 G: d3 M. D- ~: }6 R
有一點不明白.樓主的問題是求做 除法器 還是 除頻器? 二樓的好像答錯啦.
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