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標題:
如何用verilog將變數前後補上幾個位元
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作者:
jianping
時間:
2009-11-5 04:31 PM
標題:
如何用verilog將變數前後補上幾個位元
Dear 大大:
' `# {4 U( `8 G; v3 D
可否請教一下 ,下面為一段VHDL語法寫成的CODE,
/ ]2 D1 e5 P' U2 T: ~; v! M% |/ q
DATA<=INPUT;
+ W) q2 ~- r/ C; U, j. M
ABT<="00"& DATA &"0000";
! }( ^4 O3 @0 b! p1 k3 J2 i' k
上面第二行用意應該為將DATA變數前後補上2和4個位元.
! z6 m: V5 x1 e5 d* i
可否請問,如果上述VHDL我想要用Verilog語法來寫,應該要如何寫才會將變數前後補上2和4個位元.
! i1 g& H6 H4 p1 p9 ^
+ w& @" z; d3 U! }8 p; ]
感謝
作者:
ikki
時間:
2009-12-18 09:02 AM
Verilog 合併訊號
x7 e* R, ^4 o
ABT<={2'b00, DATA, 4'b0000};
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