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標題:
dc中如何处理多时钟的？
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作者:
chibijia
時間:
2009-11-11 09:35 AM
標題:
dc中如何处理多时钟的？
现在我进行dc的学习，设计的一个顶层模块里面需要考虑多时钟，电路连接关系具体如下：
& L2 [) I" j. ?3 j) [3 A6 L
submodule1 :子模块
7 |4 G* z- G! o- e6 \' p6 l4 b# b) q0 p
module A(clk,rst_n,data_in,data_bina);
6 L. c |% S# k n* P: |1 R7 H' \2 c
module B(clk,rst_n,seg_out)；
$ ~. H/ R5 c. T+ Q \. g
module C(data_bina ,clk,rst_n,data_bcd);
1 s8 R( ~" m" Z, n
module D(clk,rst_n,clk_10Hz,clk_100Hz);
1 K0 i c2 j8 e$ E' b
topmodule topmodule(clk,rst_n,data_in,seg_out);其中clk,rst_n,data_in为输入，seg_out为输出。而其他的为中间信号
) Z/ E6 L1 `) Y: y% D' N$ E
topmodule 的例化如下：顶层模块
: p Z6 p8 r. c8 F
A a(.clk(clk_10Hz),.rst_n(rst_n),.data_in(data_in),.data_bina(data_bina));
8 p& X, W8 v! {/ X/ |7 O4 ^& a
B b(.clk(clk_100Hz),.rst_n(rst_n),.seg_out(seg_out));
E+ C! \: R) v- ]7 X6 ^
C c(.clk(clk_10Hz),.rst_n(rst_n),.data_bina(dat_bina),.data_bcd (data_bcd));
3 B% r4 ~3 @" l4 e( o
D d(.clk(clk),.rst_n(rst_n),.clk_10H(clk_10Hz),.clk_100Hz(clk_100Hz));
1 {! O: J: |4 R- d+ K R$ d+ O
请问向这种一个模块中需要处理多个时钟情况，怎样用dc综合？
2 H2 T2 ]5 _! b
我用gui设置端口，不成功，尝试着用脚本来产生内部时钟clk_10Hz和clk-100Hz也提示说有几个unsolved 的reference，有没有谁处理过这种情况的问题？望解答一下！
作者:
aaaach
時間:
2009-11-12 04:34 PM
如果你使用Top down synthesis,應該在top module 可以看到你如何產生其他的clock
+ @# G% d, e1 Y! k7 Q8 S( u
若每個clock相互獨立,可以個別create clock,且彼此設為false path
" K+ M. X* w2 N
若有倍率關係可使用multi 幾倍的方法
, e2 }! c3 D- c0 X1 I
不知道這樣對你有沒有幫助
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