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標題:
如何把wire load設為0, 在做synthesis時?
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作者:
klim
時間:
2009-11-11 07:09 PM
標題:
如何把wire load設為0, 在做synthesis時?
我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?
作者:
petert
時間:
2009-11-18 05:00 PM
如果你用Design Compiler
5 p6 }2 b; z& b) f7 p
1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".
; `7 v2 ~7 d0 w; A; T1 I
5 z( B5 P" U5 o( Q) o' h
default_wire_load : "ForQA" ;
$ L& k" |6 v( C W& h6 x4 q- F+ e7 s
7 v8 \6 _5 G. c3 A2 H
/* QA wire-load */
. C' A2 R# X6 L8 o$ Y* p' O7 H0 a/ {
wire_load("ForQA") {
! I) f3 m8 P- Q" U& r
resistance : 0;
( |4 e; {. n: {* Y" ^. B! f
capacitance : 1;
. s# f& M; e! K$ V: [
area : 1;
0 l; L- p) G8 Z
slope : 1;
, X2 B& y$ H7 l
fanout_length(1,0);
8 E4 k" V7 z7 k. {5 K
fanout_length(10,0);
2 F; {# c( a6 `0 ?, ^
}
: {7 U9 i6 _+ ]4 Q z
0 g' }' X, e# `$ Y. E' O
不是 default_wire_load : "ForQA" ;
0 [% o5 U0 L# P* ^
則 script file 裡寫
4 L7 x+ \! A4 O7 T( h5 C% B
set auto_wire_load_selection false
- q! L- D9 ^; W: M8 }4 I5 g% E
set_wire_load_mode top
9 W( S& a' y- S* I5 q
set_wire_load_model -name ForQA -library <your_library>
( @8 `6 O; q+ I) Y* ?7 N
' S( A3 @7 @& l z6 Q3 q
2.或查用 set_load 0 ... 的方法 for all ports and all nets
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