Chip123 科技應用創新平台
標題:
PLL post-sim
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作者:
bigbigbird
時間:
2009-11-18 02:28 PM
標題:
PLL post-sim
不好意思 小弟想請問一下
0 R, w/ n; D& G5 _) L! f
PLL pre-sim和po-sim完的頻率會掉很多嗎
6 d+ |* {* @# d" r
因為pre-sim用spectre RF跑能夠鎖定住
7 ]- u9 u3 q8 N9 R
但po-sim用hspice跑 Vctrl卻一直處於1.8V的地方
" E! e! e/ J# m3 }5 G, }* y
不知道原因為何 只能猜測說 是不是po-sim的雜散電容造成頻率掉太多
# q# t0 W% i! o4 T) k8 t- ]; T
希望瞭解的版有們能夠說明一下 謝謝囉
作者:
Sgw
時間:
2009-11-18 09:56 PM
我建議你，先將VCO post-sim.的tuning ragne模出來。
- N% m3 N' e' }9 W
6 r1 M( x/ h$ ?4 T: F
觀察你想鎖定的頻率是否超出你VCO的tuning range。
9 \3 s1 N; o) S( H: i% ^7 p3 g
' ?! p6 e, h1 X5 {$ Q h$ ^+ o
我想可能是因為layout完，走線的寄生效應，導致你的頻率降低;
- C) \; |/ o; u
( c0 g; W( B* F
整個tuning向低頻平移，導致你鎖不到你想要的頻率，使Vctrl停在1.8V。
8 m, }4 H9 ~, [ y8 o, Q1 L
% p q# n) G' O
以上是小弟的觀點
作者:
finster
時間:
2009-11-18 11:07 PM
你的pre-sim有跑過corner以及電壓和溫度的變化組合嗎??
5 X2 ^* q, S) ]7 K
如果有的話,那應該不會差太多才對
+ @# A3 u. H8 ~5 L. n) G) C' A
另外,你的post-sim是跑only c還是rc的格式
7 u* c; {( r- e# }: H9 N V- @
因為有時候跑rc的post-sim有可能會有問題
作者:
bigbigbird
時間:
2009-11-19 09:34 PM
我VCO的部分有單獨posim過都在我設定的頻率範圍內
0 ?( ?- @1 I( i1 E: n9 X: U
po-sim的時候都是跑c+cc
) h* P: }: r1 u9 N
因為我上一踢下線也是發現這個問題
6 e. a0 ]1 U: l6 B. `" e: ?- r# C3 a
這次又遇到一次 讓我總覺得毛毛的
作者:
Sgw
時間:
2009-11-22 04:25 AM
你有考慮除頻器和buffer post-sim對VCO造成的負載嗎?
作者:
bigbigbird
時間:
2009-11-22 01:43 PM
有一個很奇怪的地方 當我跑完模擬 用.measure去看VCO輸出的頻率 也是我要的
) s+ A: L$ D/ N9 H, m) h
vctrl卻中就一直處於接近vdd的狀況
1 N1 k& R' x- L6 g
我也不知道是為啥~而且都不會有放電的情況
" h: W) M# C0 u9 }/ E
這是我跑短時間的模擬圖之後的趨勢就是這樣= =
. L J# `9 m& K' `/ y0 j9 x3 a
作者:
bigbigbird
時間:
2009-11-22 01:44 PM
作者:
bigbigbird
時間:
2009-11-22 01:45 PM
無法貼圖...
: o0 D" V. X1 J
作者:
deltachen
時間:
2009-11-24 02:56 PM
有關PLL電路還在學習當中，多看看一些大家的想法~~~~謝謝大大分享~~~~
作者:
p12345q1
時間:
2021-12-23 10:13 AM
最近在研究電路, 感謝大大無私分享!
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