Chip123 科技應用創新平台
標題:
電路沒用到的輸出端問題
[打印本頁]
作者:
e2000
時間:
2010-1-24 02:12 AM
標題:
電路沒用到的輸出端問題
小弟目前在畫LAOUT時有個問題想請教一下各位前輩
! B j" I, @) |% b. f$ L+ }
假設說比較器有兩個輸出端，Vout+與Vout-兩端
9 }2 P) O: s: M9 \8 Y5 Z% H$ Y
但我只需要用到Vout-而不需要用到Vout+
3 H r5 r5 q/ L0 N# e, b: b
那我畫layout的Schematic偵錯時那些沒有用到的Vout+的腳全都會成為Waring
. f2 T/ S) |% {0 J; g9 I7 J2 V
這些接腳我該怎麼去處理呢?有前輩願意告訴我嗎?感激不盡
作者:
z753951
時間:
2010-6-11 09:15 PM
你從Schematic把他砍掉就可以了~只留你想要的接腳~
作者:
bernie820
時間:
2010-6-20 01:17 PM
很好奇!!
$ W& r7 a' ~2 e* i3 e
$ c( p4 c$ l! X+ B% L
layout是根據你的電路圖而畫的~
^- {! G1 U6 ^) \
7 j9 |2 Y# Z. H& x# K8 @3 N6 V/ p
那既然電路上有~而你layout卻不要有...
3 R+ I m; W, N
]- q5 z) J4 ?2 w* n
那當初幹麻要勒?!
作者:
suewe
時間:
2010-6-29 05:08 PM
在cadence environment 系統，在library basic/有一種noConn元件，把它接到schematic 上空接的pin，就不會有warning出現了。
作者:
e2000
時間:
2010-7-4 03:39 AM
其實是因為電路是全差動的，所以輸出有兩個端點
3 l6 }: j% W7 O) v9 @
不過我只需要用到其中一個點就可以了，所以另一個點我在想電路要怎麼去處理他
+ A, [$ J7 p% p4 ]
結果我沒去理他，只打個輸出也沒管他了，錯誤也解決了XD
* _: T4 e ^+ Q1 k
我傻了...
歡迎光臨 Chip123 科技應用創新平台 (http://free.vireal.world/chip123_website/innoingbbs/)
Powered by Discuz! X3.2