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標題: 請問好心大大有關layout問題 [打印本頁]
作者: gkny    時間: 2010-2-2 10:22 AM
標題: 請問好心大大有關layout問題
想請問一下哪位大大可以幫解決問題
& V5 v. t  k- m) W( n, L  o我個別layout Symbol的DRC與LVS都過了0 h8 q- W# e: `+ i6 _3 K
但許多Symbol連接起來時,卻會出現某個Symbol的輸入與輸出錯誤% I7 K- @; ?1 B, u- g
可是回去檢查單一個都沒錯
. C: n8 V( P+ e6 T( y: e6 PPS:vdd與gnd都有共同接同各點
" F3 W2 e9 z; |
% W+ \8 G2 ^$ K5 k9 Z+ L8 Q
/ L; C5 ^( P+ M! A敢下線中>M<有哪位好心大大能解決
作者: toxic    時間: 2010-2-2 02:15 PM
如果線確定都拉對...( n( g: I- H2 {. ~8 P
port name也都打了，且也打在對的位置....
% o6 f: E$ B* v  Q' J9 n那....2 V, \0 r1 V/ i7 `0 a* R& n; z
請確認RD給的netlist是不是正確了....[雙手一攤..]
作者: jacky_123    時間: 2010-3-3 01:44 PM
Please check Calibre's  option command.Maybe
作者: jkchien    時間: 2010-3-18 10:31 AM
回復 1# gkny 9 J5 D5 _( B1 @3 L6 C* ^% B

. f. e' m( Z/ m0 l! c; I1 ]+ p7 v
& i; [  @/ c! B. p' S' f    只要個別元件cell (layout 不稱symbol )的驗證確認cell I/O pin name無誤，卻在應用電路block cell時發生輸出入腳位錯誤
" T- g9 }8 O8 y. j3 o有可能是因為command file裡面的text layer number衝突，必須要設定text primary only(意思是指認定最上層之text): o- f% B, P4 E+ Y; u( I

0 r# }, T. [# P8 Olaout level  ： block→cell
% p$ z& C" `" ]- M8 ~block的text和cell的text是用同一層text時：必須要設定text primary only$ t: g: ?8 y' x2 z7 ~
block的text和cell的text是用不同層text時：必須要設定主要text layer
. n4 [" l0 S" D0 s3 x: V6 d% v7 ]4 ^6 f9 w- I' S; T
參考自簡氏國際設計有限公司-----積體電路佈局實務經驗書 LVS除錯篇 簡榮貴著作
作者: ivor999    時間: 2010-3-18 10:41 AM
這種問題比較常見的是 netlist 裡面block間相對應的 pin 順序不對.



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