Chip123 科技應用創新平台
標題:
新手layout 學生題~missing gate?
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作者:
youshutupcc
時間:
2010-2-6 09:38 PM
標題:
新手layout 學生題~missing gate?
剛剛layout完
1 z* m/ u& n/ z& a
' O4 e# v/ Y3 X, a; C
drc過了
7 ?( K* v2 z. j8 n: v
* K/ S+ _/ V+ A( b8 q$ n
可是lvs一直說是missing gate
5 t8 d4 ?, B/ c" d- V
; T' g- J5 N% v6 w! u
請問missing gate有可能是哪些地方產生問題..
6 a g. W Y) m" C
& D; M9 ] @) q) U, Z
debug一天了..就是有盲點..
# q I7 ^7 G- M- ^9 k
/ m7 b. K& [1 y) K3 j2 X$ e/ v
請高人指點指點 <●>
6 l- O! z7 a! k& |- v. g
/ J5 o2 ?9 N9 u5 _+ X
謝謝^^
作者:
motofatfat
時間:
2010-2-8 02:42 PM
多PO一點訊息上來
e, [. g% p2 E& o* m4 T
如 LVS report
* ~/ A7 P9 o# s( j, g
以目前看到的資訊
! h3 m0 v! |* F. f; d5 ?" @
只能 "博杯" 來問神明ㄌ
作者:
小緯仔
時間:
2010-2-25 02:50 PM
可能是你線接錯了
; f7 M2 y! ? c' t- |
導致LVS判斷你有地方沒有畫出來
o9 w3 G& S" f; ~6 h6 [
不過看到你的帳號....我想你還是去問學長吧XD...
作者:
freeson
時間:
2010-3-20 11:03 PM
看是不是port name設錯~ 或是一時手抖...動到schematic XD
作者:
rd66529
時間:
2010-3-29 03:51 PM
那應該是你的線有接錯了~
4 ]$ u+ n; Z" a+ X/ K8 [) w8 M
才會導致mos認不到~
作者:
bernie820
時間:
2010-3-30 11:24 AM
呵呵
7 Q+ H6 A0 D/ y. v' H7 I' k9 h
! a# ?8 A5 H" I, R; D: U
這問題很常見
! Q5 N8 H; I6 G# C
8 @( S: D1 ? c& w+ h) \, I9 t
也很好解決...
) S+ r4 F0 q } @
. S% K5 n: W4 ~- m
你去看lvs的 report
2 e& @+ h* C1 Z# C0 I0 a
往下拉~
F, a1 x% J# n5 k
會看到一個資料
4 l4 w; c, w4 Q( U- A
上面寫
/ e! q+ ?- c* T6 n% I
source 和 layout
! Z9 a5 w1 f. f+ i
你兩個去對照一下
# e. L6 l3 Q; I0 i5 F: n, ]
就可以看到是那一個閘極畫錯了
9 _% m% A7 r: {: a0 Q+ Y7 S7 l5 @& {
不能說畫錯!應該說 電路和佈局不依!!!
作者:
tsung105
時間:
2010-7-6 11:52 AM
要看Layout and Source 的MOS數目有沒有一致
作者:
killerwind10
時間:
2010-7-6 06:13 PM
有可能是你接線沒接到
. z1 O+ ~1 ~* @4 W
你看看是~layout還是電晶體閘極層問題
作者:
semico_ljj
時間:
2010-7-9 09:46 AM
從最小的模塊做起，一個接一個的完成驗證
作者:
semico_ljj
時間:
2010-7-9 09:46 AM
從最小的模塊做起，一個接一個的完成驗證
作者:
killerwind10
時間:
2010-7-13 10:29 PM
missing gate 應該表示沒有抓到閘極的腳位
" o- _+ l1 _+ o& ~2 h# m
你應該由電晶體邏輯閘跟layout去查看看腳位
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