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標題: 模擬OP時close loop出現奇怪的振盪現象 [打印本頁]
作者: Bookert0921    時間: 2010-5-21 06:45 AM
標題: 模擬OP時close loop出現奇怪的振盪現象
大家好：3 j2 M, _8 {% T
/ B1 Q6 L% \* ?1 ]
小弟現在在模擬一個Folded cascode two stage的OP$ c: q7 D. \9 k) W6 c: I' P
其open loop的響應一切正常，增益約為90dB，PM=70度
: {* _" o+ m. m" e& P, O但是把它接成close loop測試其settling時出現奇妙的振盪問題5 ?' G& [/ M3 R7 ]9 N# o
已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
" _. C. [) C$ n6 l: e, _& l不知道是架構選取的問題，還是有哪些原因是沒考慮到的
( M4 l* @* ^: {  `# \煩請專家們抽空給點意見，謝謝
6 `# A: Z& g9 G3 ]- s% Y( `; P/ ]6 F2 L( i9 i! {
架構如圖:  y) }5 u+ Z2 }/ C' V6 _# H+ g
[attach]9753[/attach]
" ^6 B+ i  T- r# r* n9 y
% t9 S. P1 L, \; v6 G2 W8 ~其響應如下:. ^7 r7 W, u8 j" P" X7 @* {
[attach]9754[/attach]
作者: arsenal_he    時間: 2010-5-21 08:22 AM
Try increase compensation cap.
8 K: h/ j, x5 s( |Re-run ac sim again while adjusting the input DC point
作者: Bookert0921    時間: 2010-5-21 09:06 AM
您好
4 J' E: H! q8 V5 E0 ~9 z9 z" y
我原先的miller cap是4pF, totally frequency response如下  ]; f9 F* X" u( x
[attach]9761[/attach]  ]0 N: v  u& ?) p/ H, i7 R; v

# K( L3 `2 Q( n) P# n& g: h7 l  X當初一開始就覺得是phase margin有問題，可是怎麼check都不像
5 S. V9 A4 V" i當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應
4 l# J2 r1 }2 B- @0 I9 J[attach]9760[/attach]
3 w% q" X" `6 ?* _# P' ^/ A5 i& H6 Z6 L( [8 x/ p6 p. x. e6 q
就只是振盪變緩了，可是整體現象仍不變
* m8 T7 m* ]' [. ?4 \' d不知道該怎麼辦~~感謝您的回答
作者: arsenal_he    時間: 2010-5-21 10:31 AM
本帖最後由 arsenal_he 於 2010-5-21 10:33 AM 編輯 + M' r3 @% ?4 W) \  C- i# n9 g7 u
8 J9 m, F, M! ?+ p2 R/ D
How about set smaller plot step size?' \7 o. M/ t% w8 Y1 R+ a; N
In addition, how did u connect the close loop?
作者: suewe    時間: 2010-5-21 01:08 PM
請問一下，run ac & train分析時，在output端的load是相同的嗎?9 `8 @. j6 q6 V
奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?
作者: Bookert0921    時間: 2010-5-21 05:26 PM
感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
, f. W9 ^* P. k3 L" m您說的將X軸的time step改小我試過了，仍然得到一樣的結果8 a  r# Z$ |. ]2 [7 N4 `
其電路的接法就如同傳統的unity gain buffer如下
4 m+ ~. s  C' f在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time% d7 y* O+ P* t3 k0 s' Q
[attach]9768[/attach], \) J3 P& _0 C) F( r3 f1 Y" h# _
很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
9 t3 w6 D8 A+ |9 @# m, x5 G此時的slew rate就"看似"為正確的& W) l: _3 j& i: _1 {0 v7 [, |
[attach]9770[/attach]( C: `8 ], Z' K; h9 o; T
但對Y軸zoom in會發現還是有奇怪的振盪信號存在
9 R, b1 b- o+ o4 I[attach]9769[/attach]
0 f' l" \; V. V$ X( ]打弦波去做測試，發現在input為100-MHz時
( v1 l) F- j8 o; P& a4 k會有一個很明顯的反轉現象，關於這個我沒什麼sense$ k! l9 ?% _$ F4 N& |9 I
打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下
. n' u; l5 S8 W) Y& W[attach]9771[/attach]$ k* X! [0 Z) G% X
在小弟的認知上，open loop的PM對應到的是close loop的damping factor
' g5 I4 b1 h, a6 Y6 B  x6 X大不了就抖一抖，但在PM為正的情況下會越抖越小
* s! g0 S, J# T* q然而這個現象比較像是在某個點上滿足巴克豪森條件9 |. C/ t8 E2 G$ F9 Z. s  r6 _3 q* m7 i
能力不夠實在是無解，或許是我電路有接錯也說不定
作者: Bookert0921    時間: 2010-5-21 05:34 PM
以下為我的spice code，煩請有心人士不吝指教
. l3 R* K' ], }* \因為有點冗長就用貼圖的8 T/ H' u8 C% Q. m4 M- W  \- a4 G
9 n2 p5 Z, {, F3 C
[attach]9772[/attach]
7 C- B5 J% M$ j$ i' ?8 \; ]  S[attach]9773[/attach]
作者: hoodlum    時間: 2010-5-21 05:41 PM
請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???6 H# R+ ?" S3 |% Z5 k& _- |# o
若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些+ A2 D1 ~) X  w  z9 H! C- y
MOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
* x. D# A, ?* Y& v6 u6 ~/ l若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
! U; S( _: u6 T* k* q) p  G頻率響應結果並無法對應到你的暫態響應結果
作者: Bookert0921    時間: 2010-5-21 06:49 PM
我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
" A" q9 c" ?+ Z$ Y真的很抱歉，我不想故意歛財9 }- L9 K. V( i- b% s8 R! s- n+ g

( f2 o0 h6 }  \以下為第一部分
4 R9 S9 `  G! J5 R) y( t+ m! W* _% W0 ?
.option post accurate acout=0$ \2 o7 C: k4 M  Q/ N5 t, N. u
.global vdd gnd!: u" t" f. X0 L2 }/ [8 k3 P
2 a5 w0 O& ?% e. K1 p( H" X% [0 z
****** Supply ******/ c) R: o$ _2 v' [- w. {
( r& r1 H/ E1 U% S( f  J  ?/ v& W# c# c
Vdd  vdd gnd! 1.2
; P* t$ B( U3 B. ~9 ]3 U0 C9 vVss  gnd!  0  0
! e7 O2 F% A/ P' [/ A+ [Vin1 vin+ gnd! DC='vdc' AC=1
, ?  k5 b/ g* Y+ j* ^9 nVin2 vin- gnd! DC='vdc'
$ w% F* \) Z% u( j! e4 J*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
* U0 }4 ]8 Z; g4 Q+ k) O# W% E1 PVin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
: ?7 q$ z; \/ w0 N& \9 p.param vdc=1
9 R) q& ~( O9 G- y**************************************************1 f. O* o1 O- J

( n& r# L) }1 ~" }. R4 \*bias*
- o% G3 U% f( [; N3 k& @
6 ~( v( q5 g& K, z' [6 F$ Z) L0 Y" o. D.subckt BIAS vbiasp vcascp vbiasn vcascn1 ^: T& w- r: f4 O, R" l

7 x. h9 Z/ o& v3 LM1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
. f8 w5 U& m; v6 ~2 @- f' rM2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
( r" P0 {# ^* H  r4 ^M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
* E9 y& W$ c1 d7 BM4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
8 z. n$ f8 l4 L1 W* O' sM5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
9 f: s1 M* \  m. RM6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
* A9 B2 Q0 E- u1 sM7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
( N. N6 |  x! g7 Y" wM8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
' N4 x- B1 L" I: m- dM9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
, h3 u# e( Y3 n; g( Q1 _" A% F1 sM10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
8 s# O; I- q- m! R: Z: _! IM11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
5 p; j1 m) F/ a" s9 Z6 uM12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1) |2 w) l2 M: Y3 o. g
M13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
6 d! o1 j' g7 E( yM14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
3 G/ z* B8 ~$ w: s$ RRb        nd        gnd!        2k
- \3 T  x+ K3 ~3 P3 c4 M/ M7 J# I& e, s7 H& w2 F6 u
*start-up*2 j4 W6 ~- }$ V4 v& N
M15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1; V3 [7 q  G. N4 G# H; S/ \
M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=17 S; @+ k# J8 {% d3 D2 W
M17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=18 m8 A& u. f) K
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1. ]% R& L1 O0 W* s8 Z' S

4 ?( ~1 N7 _5 i.ends
. ^+ z; k9 H/ H& {' k
* U3 s; k5 R# t/ T& lXbias        vbiasp        vcascp        vbiasn        vcascn        BIAS
; Q) f. g: ^4 l+ _# F' e. W  E( @/ y! S' B* N
*first stage*" A# G& l4 d& ?
Mq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
6 Y; ~# F; p5 g# i8 O*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10. T' ?, ~/ O, Z
Mq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
4 ~% o( o3 D& r2 h/ P% \Mq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
, U+ h5 _/ @$ }6 H- y4 nMq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4: c: P5 ?9 N% {3 D2 j4 a
Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
8 f& E" K- R$ \! k0 y# PMq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1, N  T' N! _/ y. w" P- n
Mq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
2 z0 h5 O( p$ G' N, xMq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
; P' U+ o. s) }# gMq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=13 K3 U# j& N) Y% N1 |# s
Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1, u' J+ A3 L4 z; \9 F$ \+ s& d+ Q6 a2 V
Mq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
  O5 H  `1 a, i: vMq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1
作者: Bookert0921    時間: 2010-5-21 06:50 PM
以下為第二部分，感謝大家看到這邊, B! X( G( E, R/ Q! @! G

) L3 Q; J: i) A6 QMbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13; e) _+ n+ k; n% N; X

8 z/ g) D: a( S' c& m*two stage*: U( R* b7 U' v5 f5 K  T+ a

* k2 z! }0 H% s& Q4 Y$ M& J' CMt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
, T& L! D; K% r0 }Mt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2
( C9 @6 D' G7 D' L5 _, c/ }: G7 }4 U8 p0 {9 |
Cload        vout        gnd!        200f
, G; H8 m+ w5 I  o! o2 `
' d5 M+ F$ f1 W, F* V/ r$ V! d*lead compensation*, V! q5 ^1 f( H
Cc        vout        n7        4p0 _; c2 m" Y& o. P- r; K7 N6 E: t
Mc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
' C( {. _( a) d6 r( }5 r. k*Rb        n7        out1        'Rb'
3 L3 t. ^/ h( ?.param Wc=0.8u
8 k8 |0 }7 |/ ~5 M! G5 j# b: B# e$ f* b5 J  E( p$ }3 b
****** Analyplysis ******
- u! O9 A) z) F: ^* `" X) |.op- \* O+ b1 M# y' _% z9 l3 \; S( T/ a
*** DC ***
( h5 _( I* l7 K$ p- p*.dc vminus 0.59 0.61 0.001
( k+ z$ d8 P$ o! T*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
. E9 X% P' m+ v& E4 A" U1 n) d*** AC out ***5 J" N# C9 P8 m/ ?# l+ t
*.ac DEC 100 1 200X9 w% _: g: A) Y3 f8 Z6 D( F; I
.measure ac         Unit_gain_freq         when         vdb(vout)=0
9 {3 H% y3 {$ s# Y6 z5 J0 n.measure ac         phase         FIND         vp(vout)        when vdb(vout)=01 P" K. u& C3 V- i- A
.measure ac         gainmax         MAX         vdb(vout)
8 P5 X! m2 I4 P1 B5 ~- O3 Q6 k9 c.probe ac PM=par('vp(vout)+180')
3 f" Z" \! U8 o; ^.probe vdb(vout)
- T; b4 b; o8 t8 w. c: K4 t8 m.probe vp(vout)
0 ^$ b9 d/ D+ t4 r.temp 27
6 b; k% L% ?' T! t  U- c' Y' n*** Slew Rate ***. H# L0 l+ }+ `) C; x
.tran 1n 2u *100u
' |$ j+ b* ~& E*.measure tran UPSR DERIV v(vout) AT=0.5u
* J/ S) X4 x1 y7 _*.measure tran DNSR DERIV v(vout) AT=1.5u1 u5 R9 h; \! }' [' D% n8 r
3 f4 V; C7 ]$ ^5 O, l0 @( H, g% _
.end
作者: arsenal_he    時間: 2010-5-22 01:13 AM
You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources
作者: e2000    時間: 2010-5-22 10:35 PM
看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題/ r1 u$ S) K: [& F, E1 u5 W/ S: c7 R
不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大
作者: dennishsu123    時間: 2010-5-24 02:22 PM
檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值
作者: li202    時間: 2010-5-26 09:35 AM
VDD才1.2V,
& l+ r  |. r' J& F9 H輸出端又是class A, 怎麼能夠讓你跑rail to rail??/ y; M" p2 r$ l# L
Vin能到0V也是大有問題,輸入端也不是rail to rail,
: B! T+ `) |5 E' ^; {Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~: u' Z; O+ ~% C, G% e) |5 l) E: c) ^
AC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
2 ?8 Y- w8 X6 B2 _! C6 @用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了
! k4 _  k, q+ X
0 ?1 a8 |& B8 x) e4 y3 E* u* q這是新新手常出現的問題
作者: Bookert0921    時間: 2010-5-26 05:09 PM
本帖最後由 Bookert0921 於 2010-5-26 05:10 PM 編輯 . H, r% _( [& U) \

# e1 A: U$ R0 ]9 K4 w我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
% N3 H5 v: G9 B$ V! A% }期望可以學習到更多的東西6 m' i4 ]6 b" v  H: v- P, T1 T  `$ A& l

  [4 n; {* L3 ]. p  g回應阿森納大8 I* |: ^/ r0 o3 m0 F
就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出5 O9 a8 J2 h. [" `, {9 w; z) O9 [
只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加* g* N- Z( _7 E% ^) [  d" y: S
以下圖為例，是一個PMOS input的two stage OP
* z1 ]- p' C& F; c1 `! y3 `& m[attach]9808[/attach]
0 Y% x! ^: Z% H5 ^當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
- B. j6 [5 h1 G) K2 F左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
* K/ g9 v) c: A左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
' h" G8 \/ G9 b& j/ q& v3 O1 p最後逐漸將他充到接近VDD而完成一次buffer的操作
- K6 ?1 Q4 u- D  r2 U& ?. {" \7 c0 w; Z* n  L: A0 v
而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode& d6 q# j4 p, p0 ]
我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的! M" U2 x* Z+ {8 G& O

, O3 r: i& M- T+ I" b5 ~0 j回應e2000大( x7 _* ~7 H3 M
channel length是為了在低壓下實現出高增益的放大器
  d! \% R: {, J* ~% @" R2 a主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
- Y& T6 X4 R- n+ x% w7 i* j速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計
作者: Bookert0921    時間: 2010-5-26 05:10 PM
回應li202大* v/ G4 X+ t, [" V% K# N1 X: B# @
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
- i8 o5 G; x$ Z: L仍然有辦法把電流源hold住或者把它全部導到地& L6 K4 \9 r0 s+ G* a5 I6 X
而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
! u9 B% H8 [+ D8 n0 V我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限4 A% U/ n- N6 a* @6 P+ q
而PMOS要注意的是common mode的上限，對NMOS input而言
2 ?! x$ Z+ a/ k1 R" j( ~0 l只要操過那個點之後電路都會維持在saturation region, P5 h2 y. P9 [7 I% A
而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation$ m& E- l4 G% o6 s2 @3 Q  R# ?
所以應該不會造成其他電晶體跌出saturation外
" j5 X) g( Z( y* k8 b8 z而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
1 J1 _8 N* U7 Q0 T$ U若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現
作者: Bookert0921    時間: 2010-5-26 05:11 PM
後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構! V# k2 E1 T; R3 ~: p- i
如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
8 T. ?; A2 I( f  M/ A4 S當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)
" E) d( R/ Z  b0 H[attach]9810[/attach]0 F, b$ ?4 h  j4 W& M
但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
% K& a! v/ |- `5 L& N) Z/ T所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
2 m. O' k4 @8 K, N  ~' z; p如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓; f$ E; u! r0 Q5 h# j

. M- a* m- t: i) K# W7 n8 u$ q! H如果覺得小弟哪邊觀念不對，希望大家不吝指正
6 r/ v0 W$ Z6 w2 ]( T5 E, j電路設計就是需要被大家教訓一下，才會刻苦銘心0 I- u6 M$ ?% H. @0 s
以上，謝謝大家
作者: semico_ljj    時間: 2010-5-27 10:08 AM
回復 17# Bookert0921   l! F' L0 E  J- f9 g/ B
我觉得可能不是这个原因造成的！
作者: chungming    時間: 2010-5-27 11:50 PM
your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)2 T. _7 _2 U; o
output command mode range is Vdsat7 to VDD-Vdsat6  T7 W3 ^3 K2 _! c

9 A" `9 Y, G# `  o/ x- _. ?& hif this opamp is connected as unit gain buffer,
0 L3 v7 C8 x3 P/ c+ Mthen the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)
6 H8 K. a7 F) e! y& z: m4 }- p' j
( D) [: }  o' ^, _, Odon't trust simulation too much !: h7 ~$ i" b3 Z" {5 i9 q# K( Q* K
If you really want to design a real world opamp.
作者: Bookert0921    時間: 2010-5-28 10:44 AM
謝謝chungming大的回應
1 R- K8 s  Q4 P; o可以請問一下，考慮上述in/out common mode的情況下% d; J2 d7 k6 T
接成UGB為何在模擬上仍可從follow input的方波從0-VDD
作者: chungming    時間: 2010-6-5 11:38 PM
謝謝chungming大的回應
+ X( |- J/ ~% m$ h9 `7 ^( I可以請問一下，考慮上述in/out common mode的情況下1 [& v1 K: R1 w4 i5 Y
接成UGB為何在模擬上仍可從foll ...6 `) u/ m! p+ F
Bookert0921 發表於 2010-5-28 10:44 AM
% L% F% I8 v9 K" ]

. A: L* l$ _+ s( \8 a; I) k8 s8 ]2 |/ \
    呵呵~~~
  L" g2 ^6 M& ~) D+ O! r依我看你的輸出波形並不是從"0到VDD"都可以follow阿3 J* [' L  M+ h0 H3 ]& w
下限沒到0阿 況且接近下限時訊號已經沒follow了" w) i5 Y2 k" v& P  ?' E
(拖著長長的尾巴要很長時間才接近0)
9 W5 H2 q2 |2 p2 t7 D9 \% V5 U並且接近VDD時 已經震盪了
) G6 Y' h: v4 Y5 V怎麼會是有follow呢?
作者: tain    時間: 2010-6-7 01:45 PM
DC bias上  
# r. w* G$ w/ A8 ~Id(M3) 要略大於 Id(M1)=Iss/2 是比較好的設計
- z& j& g+ s* I: H& U% v所以當Iss全數流至M1上時" ]9 g3 ?$ I9 D/ N# L! x
M3也不至於完全關掉
作者: Zuman    時間: 2010-6-8 09:27 PM
我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~



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