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標題: 模擬OP時close loop出現奇怪的振盪現象 [打印本頁]
作者: Bookert0921    時間: 2010-5-21 06:45 AM
標題: 模擬OP時close loop出現奇怪的振盪現象
大家好：
, l/ F& l# m6 J5 N! b1 L! c* Q) B; _% x4 l
小弟現在在模擬一個Folded cascode two stage的OP  w. M( r+ I5 O' @1 a( a) B
其open loop的響應一切正常，增益約為90dB，PM=70度" z5 ?& n* D& ~+ f, Z9 A
但是把它接成close loop測試其settling時出現奇妙的振盪問題
9 y! F6 W- I4 p8 \/ ^% t3 t8 ]7 I已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象) V% y% g" b7 i1 C, s+ _
不知道是架構選取的問題，還是有哪些原因是沒考慮到的- ~& W, H: Y8 E0 Y! |8 E) a
煩請專家們抽空給點意見，謝謝+ H) L. y8 T4 |1 s2 `) Y
" T% Z" S( a+ s; X' i; B9 E8 Y0 o
架構如圖:! _3 j4 l  {& a4 _0 ?
[attach]9753[/attach]) `& f5 h  P/ p( w1 Z2 {0 ^: [
4 M. r9 y: k( ?2 ?9 N$ E& p
其響應如下:
' p6 a( L9 a& J[attach]9754[/attach]
作者: arsenal_he    時間: 2010-5-21 08:22 AM
Try increase compensation cap.3 |* D8 n6 P$ @. k: q
Re-run ac sim again while adjusting the input DC point
作者: Bookert0921    時間: 2010-5-21 09:06 AM
您好
2 O9 p0 a+ e+ m
  T1 ^6 e' u' O0 F1 J我原先的miller cap是4pF, totally frequency response如下
: a5 k9 _% w9 s2 V5 J0 h[attach]9761[/attach]
7 k' H) A6 |0 z  A0 L( C% i' ?7 X0 U, B4 u7 N- }
當初一開始就覺得是phase margin有問題，可是怎麼check都不像
+ f0 B7 D3 y& i1 t& U7 I當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應
, j6 r# X; a" m3 O4 |$ o[attach]9760[/attach]  P' S! C, D7 h' i% g/ L# l
" W: C  K& T& z2 C2 q$ Q
就只是振盪變緩了，可是整體現象仍不變
& s" p/ }7 H+ q* B不知道該怎麼辦~~感謝您的回答
作者: arsenal_he    時間: 2010-5-21 10:31 AM
本帖最後由 arsenal_he 於 2010-5-21 10:33 AM 編輯 0 \0 B0 V' A, w

' v# ~+ p$ E5 O# l8 EHow about set smaller plot step size?
2 X% g# d* c! {' |; lIn addition, how did u connect the close loop?
作者: suewe    時間: 2010-5-21 01:08 PM
請問一下，run ac & train分析時，在output端的load是相同的嗎?  k) F( f. ?( v, i% E5 ^
奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?
作者: Bookert0921    時間: 2010-5-21 05:26 PM
感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
1 z' Y; U4 L$ v" K4 Q您說的將X軸的time step改小我試過了，仍然得到一樣的結果/ K+ e% ^0 m2 E; a
其電路的接法就如同傳統的unity gain buffer如下$ b4 o+ Q( j4 Q: c
在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time4 J5 \  q" t: [- D' A8 k; `2 _0 z* R
[attach]9768[/attach]
0 Y7 P& q+ Q* ^, F" Y5 ]0 A很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示3 J- b+ W+ K% |* Z3 B* S. t
此時的slew rate就"看似"為正確的
/ B* w1 q* x( D, b: A8 M; \[attach]9770[/attach]0 b0 |* o( {9 K1 C3 b- w
但對Y軸zoom in會發現還是有奇怪的振盪信號存在
! h5 [2 R2 ~9 }[attach]9769[/attach]  W. M0 J! K, Q' v1 n
打弦波去做測試，發現在input為100-MHz時4 T3 v9 S) l5 g( c
會有一個很明顯的反轉現象，關於這個我沒什麼sense
4 j8 v. Q  T5 L3 O2 |5 q, |9 Y打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下
( j3 H" e' \  O' Y$ L9 w) K[attach]9771[/attach]: Z& G6 y; r2 S
在小弟的認知上，open loop的PM對應到的是close loop的damping factor
3 W, o: ?( n% T3 k1 c3 K3 ~. E大不了就抖一抖，但在PM為正的情況下會越抖越小
) H( m) B1 f* W1 |7 |) X* c然而這個現象比較像是在某個點上滿足巴克豪森條件# B0 u0 ^+ K( E0 d, q. _
能力不夠實在是無解，或許是我電路有接錯也說不定
作者: Bookert0921    時間: 2010-5-21 05:34 PM
以下為我的spice code，煩請有心人士不吝指教
- l( o* I0 M8 [: j7 r7 ^+ x# V9 \5 W因為有點冗長就用貼圖的  K* B. x) Q% r! R! L" |
4 ^& P* j% z; D' H
[attach]9772[/attach]" \/ r5 S0 n. C* C8 [! V
[attach]9773[/attach]
作者: hoodlum    時間: 2010-5-21 05:41 PM
請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???6 U0 k) W: {+ o
若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
- f( p  E2 S; {' V/ F  N( wMOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來/ U  R2 C; U/ j4 T, ^
若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的4 x1 |# _; c1 d4 _0 P0 w* h
頻率響應結果並無法對應到你的暫態響應結果
作者: Bookert0921    時間: 2010-5-21 06:49 PM
我貼code好了，剛剛發現點圖好像除了我自己以外都要錢/ p$ S) G) z, Y  l, t  U" i) j
真的很抱歉，我不想故意歛財
4 i' j6 m" g* E- C# m8 W2 r/ m6 `* v4 L  @1 o
以下為第一部分
# ?# `3 r* B% T- F! i
9 v. M/ O1 [3 Q.option post accurate acout=03 ^+ x1 Q) d' i4 C  c1 O. C
.global vdd gnd!$ d# g/ e/ _& w; v$ t6 ~; d" Q) j

. z' P1 I8 b4 u4 ]. r****** Supply ******- _+ p7 i6 o  A' J. K
$ X. H0 ^6 {7 `/ x8 m# S  }
Vdd  vdd gnd! 1.2' k2 o( b8 S6 q: {& d0 b
Vss  gnd!  0  0
( d5 p- |/ `, z5 m: b! g: w7 bVin1 vin+ gnd! DC='vdc' AC=1
% s- g6 }8 d! n; Z$ a% V+ R6 z% CVin2 vin- gnd! DC='vdc'
0 A! d$ m2 v4 _3 s*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR2 j& B1 S* N0 o: _! W# B
Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
/ y9 P) n2 z0 R2 t/ @/ l+ q.param vdc=1
, Z8 w0 [' t$ _& f1 k1 m**************************************************' u. C! \2 N* r# j' p" y- ?
, Y$ e7 u1 g4 x' V
*bias*" H: N/ E, d# N6 \5 j$ f! v( a3 t

- R: {( J- q5 r.subckt BIAS vbiasp vcascp vbiasn vcascn0 j0 G) r# z# J4 }" x7 ^+ ~
, m. z* C+ r" M
M1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1& e9 F' f! L! B: ]! j7 p+ I
M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
) P, j3 O5 Y. N7 f5 P4 @5 }; `M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=14 D0 Q4 y1 N9 N
M4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=18 |3 ^8 i" x" Z2 |8 Y
M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=12 ^+ L. w  K4 V- X5 U9 _: f  c
M6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=13 W* u# l2 @# V
M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1* J0 ]! ~" F  W' t
M8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
) ?* ^  `. H8 ?/ A2 x9 f; V) }% WM9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
( Q" M' }% F6 P7 }7 EM10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=17 r. y% m% M7 y
M11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1/ i! U, I3 u6 d8 f- n% t
M12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1: A; m  [$ ^, i" o* g- o
M13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=16 \) ~" X+ \! \9 [: U$ t" ^' x
M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
3 ~0 X% W* g; Z+ {Rb        nd        gnd!        2k
- [1 X( \* |; e3 H: q
7 J. W% H. {9 f4 y1 b, |*start-up*
# P' ]$ C6 F% n8 B- y' A2 \0 t3 xM15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1- m; ?4 U! P1 o7 t$ s; y' e2 Q' K
M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
% X; K" s0 k, ^/ n5 hM17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=19 p) T. X: K* K# s5 I; q% z; y
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1
0 p- w& C" z: E4 L
8 D0 c) A6 q- `( o3 o.ends& V; T8 M9 _1 K  {* D
% t) _5 f! X: n9 K! r3 v/ t1 ^) s
Xbias        vbiasp        vcascp        vbiasn        vcascn        BIAS
; _- y, e# P1 Z
* ]8 J7 P5 ]; H2 i2 v*first stage*
" L3 r  b7 b' \! H6 U4 P8 [' vMq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10  n% c$ u2 i! }" g. U
*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
2 J5 {! w. d. j% yMq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test  s7 J& Z# Q8 D$ L. b
Mq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
8 \6 R7 H# r; g8 C6 s5 fMq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=49 L3 \  J. h+ x1 H) b4 M
Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
$ s1 G# e2 J6 ^2 mMq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
# [8 @, j  U8 z# x: a: d9 P& y2 hMq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
' u* b/ V3 n& G) bMq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1& |) D% W- t( b% h6 t
Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=12 e: N3 U& x6 q/ G* W, A: U+ j* j% ~
Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=16 ]2 ?4 [+ n# x! [
Mq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
0 R! W# y6 w; P3 WMq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1
作者: Bookert0921    時間: 2010-5-21 06:50 PM
以下為第二部分，感謝大家看到這邊1 M! U5 d& M7 e- Y# T* o

- j) {- c) A4 d! x" b& w# P5 eMbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13. \- U) V% f* c" [# c

! T# P2 W/ ?9 ~2 R+ K0 [: B*two stage*& T5 [% h, Z" u) ^6 z1 z9 ]1 `  K3 {

4 Q8 \# o( x1 M% w  R. y6 w/ MMt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6( x2 {. I; o; Z5 L# C
Mt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2$ m/ B4 N) g4 w9 v
3 u/ W; h* ?9 y0 s8 _" y$ g# |
Cload        vout        gnd!        200f
" N5 `6 [! q! ?: b' k: E
5 m+ f, J( _/ P  U*lead compensation*
; Z9 p0 O* d% _4 n4 fCc        vout        n7        4p
% k5 a: k+ s1 HMc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1: R7 I+ J0 j' g# z/ M0 m6 @1 [
*Rb        n7        out1        'Rb'
: |2 y8 H3 Z$ S8 Z! i.param Wc=0.8u# A5 S: I9 j- ?  g' u* ~& H

1 r. D& a1 {3 S3 b) A& [, f3 @2 f****** Analyplysis ******
* Z$ T1 n( O# f.op
- i: _0 o3 X- ^5 n3 M! r*** DC ***( |5 H% O- f3 m  ^, Z* X8 y( ]
*.dc vminus 0.59 0.61 0.001
4 I( v  I* w  i3 [1 ^% p# q# n*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6        7 @1 d  s8 X! _
*** AC out ***2 m  N4 G$ z  f) y" _$ f
*.ac DEC 100 1 200X
5 z* k( z* f& B; @4 V.measure ac         Unit_gain_freq         when         vdb(vout)=0
0 p& C& G% [5 c.measure ac         phase         FIND         vp(vout)        when vdb(vout)=05 e5 ~4 i' {9 `! d& B3 @
.measure ac         gainmax         MAX         vdb(vout)0 ]5 z, n/ H+ G4 L8 |
.probe ac PM=par('vp(vout)+180')
2 Z0 u7 n& ]+ y0 v/ `.probe vdb(vout)0 x% }1 T/ d6 N: Q" s
.probe vp(vout): h' X5 d+ \; q4 X3 k" I
.temp 27+ T, p5 @+ l! n
*** Slew Rate ***
+ o4 V8 U. [8 Z! I7 K! n4 {.tran 1n 2u *100u
: ^7 S" O- G* U& Z) j: j*.measure tran UPSR DERIV v(vout) AT=0.5u5 }7 Z" N! v# }/ i% V3 A" |. e
*.measure tran DNSR DERIV v(vout) AT=1.5u" R& }5 D* k; l4 c$ G
0 G. K: f4 r% Z& V
.end
作者: arsenal_he    時間: 2010-5-22 01:13 AM
You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources
作者: e2000    時間: 2010-5-22 10:35 PM
看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題7 t" ?5 n- w1 a0 i8 [3 q+ y
不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大
作者: dennishsu123    時間: 2010-5-24 02:22 PM
檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值
作者: li202    時間: 2010-5-26 09:35 AM
VDD才1.2V,
: C5 F' d  h4 Q( y輸出端又是class A, 怎麼能夠讓你跑rail to rail??& m+ y) ]/ S+ v3 |. i7 F; e3 S" K* }/ e$ Y
Vin能到0V也是大有問題,輸入端也不是rail to rail,
2 P4 R4 J3 e3 d- R4 LVin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~- y4 V0 O7 r, F6 _
AC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
8 B* o2 V; p  }+ z% M5 G. i用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了  V" z. s  ~) V: N$ r1 s

8 Q, o8 ~, p3 |( b% k) ?$ }這是新新手常出現的問題
作者: Bookert0921    時間: 2010-5-26 05:09 PM
本帖最後由 Bookert0921 於 2010-5-26 05:10 PM 編輯 2 [+ F) U) Q- h% A2 X% ^7 C( ^

4 a% U" r+ o. X# O7 }( `+ w1 J$ G: T2 W我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題' ?/ a; R& f' u8 t3 J
期望可以學習到更多的東西/ u' `/ K8 X, ]2 L1 {9 Q" y# r

6 I1 k- i1 L# P' I6 n8 G9 l0 _1 Q回應阿森納大! i3 S  h9 ]4 {) Z
就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
, y. L$ \( x1 u- K2 t只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加: @2 r8 U1 s* l3 m0 e5 G. F" Z. F
以下圖為例，是一個PMOS input的two stage OP9 @1 c. z. k* I; G% ?8 F- G1 L1 f
[attach]9808[/attach]% S# S: X, ?& X2 \
當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
: y  r$ U% @" c* ~, ?左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
9 |# q: [& h, h左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大9 u6 {5 d9 p& O) M" ^: V
最後逐漸將他充到接近VDD而完成一次buffer的操作
5 q1 R: i8 E( R) E* k3 Q! H, O# M3 k
而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode: c+ n! l# F% K! a/ U  j
我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的6 Y5 ?8 E( z4 x% \
2 ]( {) F# y; X  M' G& r
回應e2000大- ~; `# y" R; v+ @/ X
channel length是為了在低壓下實現出高增益的放大器1 ^, a$ U( n/ E0 D
主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算& F' w# k, P  P! [1 s
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計
作者: Bookert0921    時間: 2010-5-26 05:10 PM
回應li202大
& _6 Z3 j2 E& F/ u3 f( ~輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下0 ]% T7 H& U! w
仍然有辦法把電流源hold住或者把它全部導到地
. m$ r4 C1 g) s* P! ]而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation2 y/ ?" ]8 ^3 L( t
我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
6 u& v) g' i2 _% P而PMOS要注意的是common mode的上限，對NMOS input而言
: E: k, ?' V$ V9 Q! `  J只要操過那個點之後電路都會維持在saturation region
, Q& W  \( V% q5 W3 G而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
9 Y3 x8 g3 ?% V8 G9 j% ^所以應該不會造成其他電晶體跌出saturation外
0 U6 f# l/ `, G" b6 l而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係  H( D( s* O, x# R2 B8 _8 p; b
若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現
作者: Bookert0921    時間: 2010-5-26 05:11 PM
後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
# j* i- J+ L9 N" }如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
: z9 G" `+ N/ V4 K/ C; P+ P當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)
; o8 t# I* d3 R. n9 G& c( J& F[attach]9810[/attach]! ?( Y$ V) [, P
但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態/ b8 ]" j- o4 o* J; [
所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
* f6 `) Y0 j$ ^7 ]$ a6 A如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓9 d( d0 @; R6 P: ^& V$ J

  ~1 S; @: T5 y  A" {$ Z如果覺得小弟哪邊觀念不對，希望大家不吝指正8 M+ j' c. e# r3 S
電路設計就是需要被大家教訓一下，才會刻苦銘心; d) R! F, `! \
以上，謝謝大家
作者: semico_ljj    時間: 2010-5-27 10:08 AM
回復 17# Bookert0921 1 W5 k  @/ e! C% ]
我觉得可能不是这个原因造成的！
作者: chungming    時間: 2010-5-27 11:50 PM
your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
. Q! N; g* a4 f0 e4 _output command mode range is Vdsat7 to VDD-Vdsat6: d" E, ~5 `! Q" h1 c0 H

: |8 e; d  t) G- I! C1 k, U$ _if this opamp is connected as unit gain buffer,3 j1 Q0 ]6 k% k" b# g
then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)
4 w$ H4 u7 W5 f5 Y6 O, }, r0 F9 ?1 R: l# Z, S( h( N$ x1 C& e. i7 O
don't trust simulation too much !
/ M( s1 R7 Q( d8 f2 w' gIf you really want to design a real world opamp.
作者: Bookert0921    時間: 2010-5-28 10:44 AM
謝謝chungming大的回應
5 f( X- t, ^3 }; [可以請問一下，考慮上述in/out common mode的情況下2 ]) Z! T2 b8 A1 d% v3 x* I- t
接成UGB為何在模擬上仍可從follow input的方波從0-VDD
作者: chungming    時間: 2010-6-5 11:38 PM
謝謝chungming大的回應
1 ?# p8 h0 h, d8 d+ N可以請問一下，考慮上述in/out common mode的情況下
! g# O) t0 \3 p3 W6 H( R" t接成UGB為何在模擬上仍可從foll ...
1 A5 N& [  E7 |9 O5 yBookert0921 發表於 2010-5-28 10:44 AM
  T2 O' Z3 F: b: U0 K
) X- z+ ?* e/ e- U1 U5 b
2 N$ {- m$ P" H0 n( B7 o
    呵呵~~~/ p  n3 o8 n. f: e. }& M% ]. ^. G7 |
依我看你的輸出波形並不是從"0到VDD"都可以follow阿7 ~# d  ?3 L. J6 z- n1 ]
下限沒到0阿 況且接近下限時訊號已經沒follow了
: u6 v# [% |/ {7 Z5 {  W  m(拖著長長的尾巴要很長時間才接近0)) N" S$ E; h+ k
並且接近VDD時 已經震盪了
8 x; I7 B$ l% I+ D* c' f怎麼會是有follow呢?
作者: tain    時間: 2010-6-7 01:45 PM
DC bias上  
. @, t& R6 t" {3 S' d( Q4 ^. _Id(M3) 要略大於 Id(M1)=Iss/2 是比較好的設計 : _7 m& e! ?5 w5 E! u5 @8 k
所以當Iss全數流至M1上時+ n1 c5 ]: W% ^6 n
M3也不至於完全關掉
作者: Zuman    時間: 2010-6-8 09:27 PM
我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~



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