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標題: 模擬OP時close loop出現奇怪的振盪現象 [打印本頁]
作者: Bookert0921    時間: 2010-5-21 06:45 AM
標題: 模擬OP時close loop出現奇怪的振盪現象
大家好：
* n0 o4 K1 s) I0 x$ P( `! \, g* ?) B0 u9 A
小弟現在在模擬一個Folded cascode two stage的OP
! h- L6 H  B/ R# m0 e( v! G% r其open loop的響應一切正常，增益約為90dB，PM=70度
7 s( U8 {3 X$ c但是把它接成close loop測試其settling時出現奇妙的振盪問題* R" u) L  z: n. I* E* ]# q
已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象4 G- b) s2 u- r, C8 {7 c
不知道是架構選取的問題，還是有哪些原因是沒考慮到的
- m, K# l$ I9 r% }6 J煩請專家們抽空給點意見，謝謝0 i( p$ i9 [4 u) f3 A5 x1 K) `: F) L
0 C1 U# p7 C+ T4 ^5 m5 M
架構如圖:; p7 ]  J1 k( D% [8 u
[attach]9753[/attach]2 |) Q( a! G: ]+ Y8 ~7 C! c4 y
5 U0 {: W5 j9 X* R$ `
其響應如下:& B. m& K+ w+ Y; @0 \9 b# [$ |1 l
[attach]9754[/attach]
作者: arsenal_he    時間: 2010-5-21 08:22 AM
Try increase compensation cap.. n: g4 w- e+ q( _: E; {
Re-run ac sim again while adjusting the input DC point
作者: Bookert0921    時間: 2010-5-21 09:06 AM
您好& d; H* m4 M, i) v' u+ J' D7 c
7 W* f* }, M: k9 N+ O
我原先的miller cap是4pF, totally frequency response如下
8 R8 @9 A) [% C  I. ]' x[attach]9761[/attach]
% _; A) [7 K2 Z! J( Y4 F% K  P0 v1 W; o/ F5 `, x
當初一開始就覺得是phase margin有問題，可是怎麼check都不像9 A, A0 V/ ]4 O9 ?7 ~6 h4 U* M
當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應" U, ]+ q% {" X9 Z; d3 g
[attach]9760[/attach]. a9 Y0 h$ Q9 {
! K$ o3 K1 a$ O; c7 Q! N+ D. p7 i
就只是振盪變緩了，可是整體現象仍不變
) }3 S& Y/ R/ P/ K) n1 O. r不知道該怎麼辦~~感謝您的回答
作者: arsenal_he    時間: 2010-5-21 10:31 AM
本帖最後由 arsenal_he 於 2010-5-21 10:33 AM 編輯
, F+ f; {3 g; B( X, E; v. @/ X) X0 f6 h4 `) {
How about set smaller plot step size?" w; i- j9 k- b! q& u- P
In addition, how did u connect the close loop?
作者: suewe    時間: 2010-5-21 01:08 PM
請問一下，run ac & train分析時，在output端的load是相同的嗎?9 }: e/ w( o' I6 o4 X
奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?
作者: Bookert0921    時間: 2010-5-21 05:26 PM
感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF/ c/ z& h: w. z
您說的將X軸的time step改小我試過了，仍然得到一樣的結果
5 P. n. g9 I  h; N- K% x: q其電路的接法就如同傳統的unity gain buffer如下- g( q: F, Y: ]0 e7 a; Y
在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time  [; _$ w+ E2 S5 P2 I1 Z$ U" m- l
[attach]9768[/attach]
, W% y2 y+ ?! [9 i很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
6 E3 ~; e  C! m( x- |$ o6 h此時的slew rate就"看似"為正確的$ ]% V2 q% [$ I3 J) Y0 _
[attach]9770[/attach]
  q+ f& K& |5 t) ^  n0 }/ `但對Y軸zoom in會發現還是有奇怪的振盪信號存在
+ }* k: [# ^0 A; a[attach]9769[/attach]0 t' t" D6 v. x% T
打弦波去做測試，發現在input為100-MHz時9 q  M  ^( `; [) [" m6 |4 I. `
會有一個很明顯的反轉現象，關於這個我沒什麼sense
! i  ]$ ^* Z1 Z% c, m打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下# G: `0 I* }/ A3 W5 X$ L* P
[attach]9771[/attach]
) S: h, F. q: r在小弟的認知上，open loop的PM對應到的是close loop的damping factor
0 W0 O' Q3 y9 i2 M4 c7 D3 I大不了就抖一抖，但在PM為正的情況下會越抖越小1 f5 G+ W9 L$ `/ W- G
然而這個現象比較像是在某個點上滿足巴克豪森條件$ P4 X  K! h4 Z4 y; z/ T
能力不夠實在是無解，或許是我電路有接錯也說不定
作者: Bookert0921    時間: 2010-5-21 05:34 PM
以下為我的spice code，煩請有心人士不吝指教  @5 l" ]" L7 t6 p
因為有點冗長就用貼圖的
4 ?3 A2 \& \9 t
$ Z8 V' ^3 d5 i  Z$ t[attach]9772[/attach]
8 G! b- c" b: j9 [[attach]9773[/attach]
作者: hoodlum    時間: 2010-5-21 05:41 PM
請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
$ R8 {! q9 h5 z; q0 s若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
, v) H+ p& j: h* u3 lMOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
% g% X) I4 u( H若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
. S( `" Z! e9 A/ L/ L& i頻率響應結果並無法對應到你的暫態響應結果
作者: Bookert0921    時間: 2010-5-21 06:49 PM
我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
* j: r: u2 ?0 ~/ S3 p. K3 h真的很抱歉，我不想故意歛財
* t4 R5 Y' y& v0 u' c& ^3 ^* p* B2 U
以下為第一部分1 i7 G% O: k, y) ^1 r. h9 E
6 g" K! l5 M' j0 T* S" E  V( D( U
.option post accurate acout=0
* R  Y! u/ }/ o. F9 R- u3 Y.global vdd gnd!
* ?$ p) X; j/ I+ ]$ D) |$ j1 U) S" s5 s+ s3 L
****** Supply ******
+ B  A+ S  ~! Q$ N3 U
7 Z2 W% e1 A/ eVdd  vdd gnd! 1.2. {! j: Z  l: _0 K5 P1 Z* C
Vss  gnd!  0  0/ o# B7 \- O6 w+ k' f. ]  T$ Z
Vin1 vin+ gnd! DC='vdc' AC=1+ L) c8 ^$ [. y9 E
Vin2 vin- gnd! DC='vdc' 8 Z" z; i% n# k4 h* b
*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR+ ~1 T, S. u: C, [% t
Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns)7 u' M8 l: b+ i5 T7 ^9 W) l
.param vdc=1) M, U3 k" b5 ^
**************************************************, l$ z6 ^* D# \$ K

5 s+ `2 n( B5 c* s3 Y/ B*bias*
7 r" K0 s  f9 d/ s! I8 Y
; n: K5 b% P- H# {. z! M  K.subckt BIAS vbiasp vcascp vbiasn vcascn: M8 d( `! H$ z# [; o

6 D4 I: x# W/ cM1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
6 U; q% J1 U+ i% i1 yM2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
  r  F5 u5 x" [1 k! }. `M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
' [$ h% |5 z) |- ~' g6 ]M4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1! p5 y5 n; P+ q- S# i* c. A
M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1$ n. ^- y. [5 w9 I, F8 }
M6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
9 ~+ s; Y6 }2 ^' a- vM7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
# n. g2 V( y  j* ZM8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1  Z( C' i6 ^$ C, W
M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=19 j  Z8 n- i# j5 t& c
M10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=14 r) ~6 b: L% _: ?  e. `3 z) ]1 y
M11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=14 a" t( x0 v* P* a4 a
M12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
' L- j: `: q  `; a' m! XM13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
# w% R. J* k  _1 p  a+ V+ `M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1& n' j8 U" V1 ]8 a
Rb        nd        gnd!        2k* H6 J" G. O2 O1 B( k0 U
! U1 y2 Z/ o1 Y7 ~& ~* D. t  H
*start-up*
% X# \7 x4 Y9 i$ qM15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
5 O2 |' j6 _. d7 V- R3 w. OM16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=10 ?9 h$ J, L' ?+ E& o% q, p; B: g
M17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
& _4 \/ [$ m, u9 Y$ ~- ?$ |M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1
; q% o: W* d: b8 G+ [2 I! j
/ c. ~- b/ r, I3 K" N. g6 V.ends. `! G) d* q& J( d
2 H, Z5 U/ t& {" Y) W: d  n
Xbias        vbiasp        vcascp        vbiasn        vcascn        BIAS
6 `4 T& s! G7 }2 V# Q& Z% x5 S6 }! c; r- g3 ?0 ]) H* f6 f! O
*first stage*/ j3 u1 B; o( }0 ~! w5 l9 m& W
Mq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
2 l) S! m9 I* N% `+ b% {# i*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=106 x7 U, {0 }! D9 [- q7 h5 b
Mq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
6 Y! N# U+ m9 t+ E7 F0 ~+ nMq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=42 [# m7 I! B3 r' u; J1 G
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4" F; |$ x* C% |" j( _' |9 I9 O
Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1% F; C$ |% ]) k; n7 X) g# J
Mq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
: J' N' M8 _- C  Y( e) UMq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
( x+ l( r* i) t  [  y9 g* |Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
) }: `, ]  t9 BMq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=10 z- ~8 U6 o: Q; j/ W; E
Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
5 r1 Y6 O) M$ s3 l5 E& r& h7 KMq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
: c  b6 V" U0 U8 {1 E3 j9 z+ v; w3 LMq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1
作者: Bookert0921    時間: 2010-5-21 06:50 PM
以下為第二部分，感謝大家看到這邊3 A9 d4 J+ c& `' d- S9 S% ^8 q% Y

$ \2 ^" h1 F1 M8 C6 ?Mbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13
( U, n! b+ i8 n" Q: Y& q# _2 D) |7 ^1 l# R  i( T! i, ~- i" J
*two stage*1 m! b- f- [9 M- g" ]+ _% W6 F, q* {
) ^3 [. C& {2 ?) w" O
Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6. E) P6 W' J4 ^. ^  G
Mt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2/ u+ x" ?* l3 U. A. r
0 g4 ]6 a" D$ ?2 j2 T
Cload        vout        gnd!        200f
. n4 ], ~# Y+ P: T
, \1 h7 Q. ~- O4 k: j6 l*lead compensation*
. c5 L. n  c7 wCc        vout        n7        4p+ Q$ B1 U9 x8 {. x# q
Mc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1* `5 ?3 ^' U& `* c4 m& S
*Rb        n7        out1        'Rb'
7 a2 ~7 [- i+ K+ z9 k6 t# ~.param Wc=0.8u
& _$ p5 }+ w9 F3 u1 ^) t
" @; a/ i+ ?$ p  Q3 v( y& ?****** Analyplysis ******
2 _8 A! H9 G# H2 ~.op
9 |: N' m, f1 ^( r$ l" }2 D*** DC ***% `+ g5 k, X3 A4 |, f& ]
*.dc vminus 0.59 0.61 0.0013 X' z/ c4 P  [
*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6        & e# w5 k2 n- f& n- o& n
*** AC out ***
2 S8 A! W- \$ {/ }; }+ c% ]*.ac DEC 100 1 200X9 A+ `+ Y0 R( d& i' Y
.measure ac         Unit_gain_freq         when         vdb(vout)=05 Y- @& V0 t( @/ h- f
.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
+ \4 n+ Z3 M, z1 U* ^.measure ac         gainmax         MAX         vdb(vout)! y5 \5 [" a0 s2 N5 h
.probe ac PM=par('vp(vout)+180')
& v/ _7 k; `; P4 v+ U* P9 e- O! l: e.probe vdb(vout)# h" J1 m) ~" ^  T
.probe vp(vout)
5 f+ x7 s0 \2 F" `% v. @.temp 275 ~! m& Q3 [4 G  l+ n  ^, M7 ^+ m
*** Slew Rate ***  C) N/ R: x! J4 T1 ^
.tran 1n 2u *100u
+ z4 b/ n! H; T. O) O*.measure tran UPSR DERIV v(vout) AT=0.5u8 x) {" i6 l' J
*.measure tran DNSR DERIV v(vout) AT=1.5u
9 s) t* _. V* \( ]* N+ O8 B/ _# s4 T8 @+ p9 l2 P! J1 v* o5 y
.end
作者: arsenal_he    時間: 2010-5-22 01:13 AM
You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources
作者: e2000    時間: 2010-5-22 10:35 PM
看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
- z0 _0 s) Q3 n& _4 |/ O不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大
作者: dennishsu123    時間: 2010-5-24 02:22 PM
檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值
作者: li202    時間: 2010-5-26 09:35 AM
VDD才1.2V, " {/ _7 O+ Y# B
輸出端又是class A, 怎麼能夠讓你跑rail to rail??
  ~5 j1 L2 ~; `: W% eVin能到0V也是大有問題,輸入端也不是rail to rail,
8 Q9 u3 V+ x' N. w% p+ r7 \Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
/ h. J' @/ ^$ E3 \7 nAC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍  _+ O& A3 S6 `: I
用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了6 g9 e2 I' C0 T$ d3 K! \6 S+ w) v
" F, K/ n" o8 ]9 c9 b& v! K
這是新新手常出現的問題
作者: Bookert0921    時間: 2010-5-26 05:09 PM
本帖最後由 Bookert0921 於 2010-5-26 05:10 PM 編輯 , {! b5 ?8 u( _, v

  d; p  y% a# `% t" D我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題1 i6 _  \1 y) @! Z9 v0 G7 m' a; @
期望可以學習到更多的東西5 V* ]$ e" Y7 d
! g7 _# x/ {8 a, u6 k
回應阿森納大. R* _9 m4 ~7 u; d! b
就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出& o) z7 V* Y2 m" w
只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
  T6 v/ G- _+ G$ U以下圖為例，是一個PMOS input的two stage OP" G0 z+ S7 ^5 G; g: l# o; X
[attach]9808[/attach]: K* Y! x/ a' ^% {' D
當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升7 o' I% N! t3 @, h1 W# W
左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值5 l2 }1 J' G, _) Y# C1 ?/ j5 I
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大  W) O0 J( _: S
最後逐漸將他充到接近VDD而完成一次buffer的操作4 I3 E. B4 s& O2 g  Y4 U' p' ~
# m; v' _: n1 O: q4 x( q9 A& V
而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
3 W! z& G9 r; X' ~! r7 H我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的% D6 d$ _9 {- L1 V! |6 Y1 [
2 L- h; M# k/ Q0 j: h$ I
回應e2000大
6 e- D2 m/ b. o# G5 g& ~& a, Dchannel length是為了在低壓下實現出高增益的放大器
# @8 F) x  t4 R主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
$ ?9 d. C+ j( g8 Q2 \速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計
作者: Bookert0921    時間: 2010-5-26 05:10 PM
回應li202大7 u- U8 u2 O6 B
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
" W3 y+ T. }; h/ F8 z仍然有辦法把電流源hold住或者把它全部導到地
& h( `, I# v1 `4 k! O' Q$ g. v而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation0 U1 ~/ L( U0 |! _* g7 d. \
我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
6 Q5 v( Q8 H$ T4 i$ P而PMOS要注意的是common mode的上限，對NMOS input而言
( ]. j! H) v* o4 R# k' E只要操過那個點之後電路都會維持在saturation region* x- ]3 Q; I! k1 d
而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
) k! l4 R- v" r% L4 g2 X# s所以應該不會造成其他電晶體跌出saturation外. a$ @9 \/ m! v" ]. \- M
而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係. F; |& ~+ p/ y
若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現
作者: Bookert0921    時間: 2010-5-26 05:11 PM
後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
; z+ f: e5 v7 T( V1 I* _如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
/ H  l! Q1 n% A( j當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)$ q5 e2 T+ g: r2 Y  Y# m7 D8 k
[attach]9810[/attach]! Y' S7 B  t2 a3 {$ B9 q
但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
3 G9 g& h7 Q+ J' _( b所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大0 R/ F/ [: N4 N3 ^5 D
如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓7 Q; b+ }  D2 f+ u4 |, s
8 g) l& `; |' p' \2 _7 Z/ r- [5 q6 H
如果覺得小弟哪邊觀念不對，希望大家不吝指正
( r* U0 t8 A" B; |. m電路設計就是需要被大家教訓一下，才會刻苦銘心
' l7 t% e* x4 |4 t! b2 |以上，謝謝大家
作者: semico_ljj    時間: 2010-5-27 10:08 AM
回復 17# Bookert0921 ; ]! C, E& ^! d. K# ^
我觉得可能不是这个原因造成的！
作者: chungming    時間: 2010-5-27 11:50 PM
your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
) d" J$ }" {9 p1 O' D9 Y2 _5 ioutput command mode range is Vdsat7 to VDD-Vdsat6
' M+ ^! l" p9 Q: M3 }+ d' }4 t. z; K; g* S' o
if this opamp is connected as unit gain buffer,
4 X' w2 a) ?2 C* @& e+ u& M7 J- ?then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)! J, L5 C6 ^! K7 _& v8 {9 z
2 S% L9 S! I: X1 U1 \! s. f
don't trust simulation too much !
. F5 o* T9 _; i3 _& IIf you really want to design a real world opamp.
作者: Bookert0921    時間: 2010-5-28 10:44 AM
謝謝chungming大的回應
( e) Y  J: ^0 R! K+ n5 [6 c! j6 c可以請問一下，考慮上述in/out common mode的情況下
6 g6 i3 G$ }7 b" P- I/ `接成UGB為何在模擬上仍可從follow input的方波從0-VDD
作者: chungming    時間: 2010-6-5 11:38 PM
謝謝chungming大的回應
) @; |1 ~9 s  M- c5 N可以請問一下，考慮上述in/out common mode的情況下
4 U6 P; Y" V: n% F) c/ J接成UGB為何在模擬上仍可從foll ...9 u+ d/ Z5 }0 X0 y) g
Bookert0921 發表於 2010-5-28 10:44 AM

. {& ]/ z" t) \4 ]3 ^
5 w" h& W$ X7 F. Z; p8 {1 Y8 d* e& O
    呵呵~~~2 r; Y' w+ N$ L1 X6 Q
依我看你的輸出波形並不是從"0到VDD"都可以follow阿
7 ~# S4 X) n0 {1 o# o下限沒到0阿 況且接近下限時訊號已經沒follow了
! n* V) F1 R+ ^7 N9 W' u(拖著長長的尾巴要很長時間才接近0)1 D8 ]9 i3 u1 R  L
並且接近VDD時 已經震盪了
* ~  q* q; m! c, j  q3 x% @怎麼會是有follow呢?
作者: tain    時間: 2010-6-7 01:45 PM
DC bias上  
8 B5 P: J7 p' Y) S5 ]) @Id(M3) 要略大於 Id(M1)=Iss/2 是比較好的設計
( J! j0 N4 f1 O( G3 d8 O: |所以當Iss全數流至M1上時. E  E9 X2 a3 p: Z
M3也不至於完全關掉
作者: Zuman    時間: 2010-6-8 09:27 PM
我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~



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