Chip123 科技應用創新平台
標題:
請問在OD上打滿CO是為了???
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作者:
u9513349
時間:
2010-7-8 10:58 PM
標題:
請問在OD上打滿CO是為了???
1.如題在OD上打滿CO是為了降低電阻值嗎
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也會降低寄生電容嗎???還有啥其它功用呢???
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2.因為現在我們公司用新製程在劃LAYOUT,我常常被NWELL和DEEP NWELL稿混
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請問啥ㄇ時候要用到NWELL 和 DEEP NWELL呢???
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3.為了節省面積,常常會把PIMP和NIMP連起來,請問在任何情況下PIMP和NIMP都能連起來嗎???
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4.現在公司會高電壓製程MOS的POLY加一層METAL1然後在MATAL1上打CO,之前畫沒有這樣.
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請問在MATAL1上打CO會有啥功用呢???
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PS:我是LAYOUT新人,請高手能幫忙解惑!!!
作者:
nebula0911
時間:
2010-7-9 10:13 AM
1.既是降低電阻,亦是降低寄生電容.我個人的想法是讓body電位趨近於電源位準,讓mos的動作會更趨進於設計值.
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2.一般來說deep nwell 大多用於隔離之用,不管是怕干擾別人還是怕別人干擾,效果還蠻有效的.deep nwell的電位是來自於nwell.但通常會把一般pmos的nwell電位和提供deep nwell 的nwell電位分開,這樣的隔離效果會比較好.
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3.只要rule ok.當然可以.但若是高壓製程,不建議這樣作,避免一些不必要的問題(例如latch up....)
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4.我想應該是要降低gate端的連接等效電阻值.
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以上純屬個人的一些想法,希望對你有用
作者:
fish1121
時間:
2010-7-9 03:38 PM
u9513349 請問你公司是單純製作MOS的喔
作者:
smilodon
時間:
2010-7-10 11:16 AM
1.假设你说的OD是MOS device,对于65nm制程要求至少有两个Contact,这是提高可靠性的需要,对于电阻的减小很有限,通常我们认为每个ohm contact大概有5ohm,但是OD上的电阻会大的多;对于寄生电容的降低不会起到作用,因为寄生电容主要是Source Drain和衬底的结电容以及边缘电容,只和S D的面积
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以及横向侧边面积有关;
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2.Nwell就是做PMOS时用到的MASK,而Deep Nwell需要多使用一层MASK,它的作用是用在NMOS下面,同时周围用Nwell围起来,这样子Nwell以及Deep Nwell形成了底面积为矩形的盒子,使NMOS的Bulk与Psub被隔开,可以接不同于Psub的电压。Deep Nwell上的电压与Nwell相同,通过Nwell中的Guard ring接电压;通常接AVDD;
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3. 可以
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4. 你说的制程我没有用过,不过不是在Metal上打Contact,应该是在Poly上打Contact接到Metal1上,对于大尺寸MOS期间也要这样连接,否则Gate上电阻不一样,会造成导通时间的不同,而在Gate上都接上Metal,可以使所有Gate上的阻抗几乎相同,尽量同时工作。
作者:
zhiyong.gao
時間:
2010-7-29 11:09 AM
支持smilodon !
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我认为就是这个样子的
作者:
milo_li
時間:
2010-8-9 05:08 PM
smilodon 说的相当详尽!
作者:
dreamflying61
時間:
2010-8-11 08:51 PM
回復
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smilodon
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正在学习中,今天又有收获了!
作者:
chriskomh
時間:
2010-9-8 03:53 PM
我記得 也可以增強可靠度
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