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標題:
同樣的ESD設計，爲什麽差別這麼大
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作者:
cltong
時間:
2011-1-5 09:34 AM
標題:
同樣的ESD設計，爲什麽差別這麼大
使用的是0.5u的硅柵工藝，輸入使用的是200/0.6的 PMOS與NMOS做的保護，輸入使用的200/0.6的PMOS,NMOS做buffer.
" J- d. G" g8 U2 }
ESD測試結果差別很大，請教是什麽原因，下面圖是測試結果,PAD圖與輸入輸出buffer。
/ y- N& u4 S# S3 S o
" ?. B, Y( t3 u4 a: C
Esd test summary:
( T2 {' f3 |- B- g) k5 I* Q+ E$ z
[attach]11765[/attach]
7 P3 x. D! A2 F$ F6 j# S( I
ESD TEST
( ~5 `& Q6 z3 z/ V# m1 Z3 n
[attach]11766[/attach]
: b3 P0 o7 A% n+ T5 `1 O
[attach]11767[/attach]
% ?: Z7 @, Q3 n8 w3 ?
PAD
9 x& P/ ^- m8 J( k+ S% |& {: v
[attach]11768[/attach]
作者:
cltong
時間:
2011-1-5 09:46 AM
回復
1#
cltong
7 }' T5 i+ ]/ Q! `4 j2 \
0 _; T# z: }- ^4 c$ L% [- ^' w+ p# W
整體佈局
9 q" x/ n' u, ~! X" c
[attach]11770[/attach]
% f9 g; K. X0 D8 f
pad layout
/ l' A2 u; d/ I$ H; N
vdd&pin 28-38,1 esd protection
. x, G! f' i; S/ h5 U9 @8 R
[attach]11769[/attach]
0 C+ d, q: L8 J& L k
pad 39 40 esd protection
9 L) n- L( l+ T: g
[attach]11771[/attach]
' P: \ f. q! w; h
gnd &pad7-14 esd protection
/ t% L/ K) e# D! P9 {
[attach]11772[/attach]
作者:
cthsu1
時間:
2011-1-11 09:47 AM
ESD test 結果圖太小看不清楚。請問你是不是輸入端全部 pass 而輸出端會 fail？可以提供 VDD-to-GND 的 ESD 保護電路嗎？
作者:
cltong
時間:
2011-1-12 08:53 AM
回復
3#
cthsu1
$ p. P0 v, ?! b
2 K1 w+ {; m. x+ [" g: O
& @6 s- ^" ?, L! A$ c
ESD test 結果圖太小看不清楚。請問你是不是輸入端全部 pass 而輸出端會 fail？可以提供 VDD-to-GND 的 ESD 保護電路嗎？
Q8 k; s- ~, t0 b
3 M `& E8 x c5 x8 [
; g4 G4 y+ W# }! K
輸入端基本上都 pass，而輸出端差別就大了，有兩個輸出端口1000v都沒有過，（IO TO GND +)， 線路中沒有做VDD-TO-GND的ESD 保護，只有有個NMOS放在GND旁邊。
作者:
jian1712
時間:
2011-1-12 11:13 AM
回復
4#
cltong
/ f4 }# r7 O* B) L% ^1 [
可否把你esd保护架构做个图片发出来看看，不知道你使用的是什么工艺，在0.5u的工艺中，输入端的esd做起来比较容易pass，但是对于输出端，如果采用和输入端相同的保护结构，pass是幸运，不pass才是正常。因为输入端直接连接到gate端，通常Bvgs的耐压会高于Bvds 1~2v,我们用Bvds去保护Bvgs，所以能够很好的保护。但是对于输出端，esd发生时，同时看到两个drain端（一个是esd的，一个是输出mos的drain）,那么esd性能决定于最弱的那个drain
作者:
cltong
時間:
2011-1-13 11:11 AM
回復
5#
jian1712
' f" r. F4 G" R5 d% `
4 k. V: p3 j4 R7 ]& w' o
" N9 Q8 a3 r) X& U$ J. C; K
[attach]11792[/attach]
作者:
jian1712
時間:
2011-1-13 11:28 AM
回復 6# cltong
6 K9 g$ ?; W# s1 ~4 W/ Y
我的意思是你的输出pad直接连到esd器件，别的还连了哪些器件
作者:
cltong
時間:
2011-1-13 01:22 PM
回復
7#
jian1712
/ x4 G. K$ Z0 Y2 U3 |1 c- A: f
- `. K) Y) Q2 Y s3 G$ g9 |
& F! ?! c7 b! f2 p. Z
是的，输出BUF直接代替保护。这样有问题吗？
作者:
jian1712
時間:
2011-1-13 01:43 PM
按理来说，你直接把esd做输出buffer，esd应该很强悍啊，看来layout时可能有些地方没有注意吧
作者:
jian1712
時間:
2011-1-13 01:45 PM
用的哪家的工艺啊，csmc/tsmc/hhnec/vis? 0.5u 5v esd还是比较好做的
作者:
cltong
時間:
2011-1-13 03:12 PM
csmc的工艺，无锡上华。输出BUF的size 与输入的保护尺寸是一样的。
作者:
jian1712
時間:
2011-1-13 03:55 PM
输出buffer的layout和输入结构的layout是一样的么，我看到你的10~14,27,39,40的esd都不咋地，这些pin都是output吧，除了27是vdd
作者:
cltong
時間:
2011-1-13 07:01 PM
本帖最後由 cltong 於 2011-1-13 07:26 PM 編輯
* ]/ v* G* }+ O0 ~ F$ w0 J2 _- d8 L# w
6 Q- E+ Q$ ^7 a: s3 T
回復
12#
jian1712
1 [% T2 J7 N H' z8 d1 e5 e( @
1 c- G% }5 l- H4 p7 C% R
( k p U- s* Z& d% D5 v: O+ I f' ]
是的，27-38是输入，其他的都是输出，输出的ESD怎么做才会好些？难道除了BUF还要加保护。
) e; y3 K7 l7 X ~
4 { ]$ g) a, R1 i4 p# X
: a3 t$ m1 ]# q' t. j- h4 P
输出BUF 与输入的架构是一样的。除了栅接的位置不一样。输出栅接的上一级输出，而输入的栅是固定的。
作者:
jian1712
時間:
2011-1-13 10:05 PM
输出esd防护的防护的esd方案有很多，但是加了esd防护也未必凑效。把失效的样品打开看看里面的情况吧，通过emmi或者lc定位失效的位置，然后再找出合理的解决方案。不过在打开前，可以根据layout和esd测试结果猜一猜，然后再去做FA。CSMC 0.5u ESD还是不错的。给你发了站内短消息
作者:
cltong
時間:
2011-1-14 09:46 AM
回復
14#
jian1712
& B( R D& @, N3 f: Z: K
( `1 x: P5 C" s. P- S
; I3 `' P5 d3 J
[attach]11795[/attach]
3 x: [% a% G5 {
3 |, T( [! _4 L+ ^
PAD layout & display file& technology file
作者:
spsun
時間:
2011-1-18 07:22 PM
請問PCB design上 ESD保護原理
作者:
cltong
時間:
2011-1-23 10:05 AM
回復
16#
spsun
& Y, D- D" h; M0 }6 o7 d1 g/ N1 R
) @4 _: w6 s2 M n* r
; S4 M. F$ g( k% V2 S& ? m; l+ c
PCB上没有特殊处理
作者:
klim
時間:
2011-4-6 05:32 PM
對於input port,
/ `5 e1 }' S) J' H% u; D
若PAD沒串電阻, 就直接到gate,
5 I. `2 ^+ t4 M0 S* T
這是相當容易造成gate端燒燬,
; J% o, a, y( [' K+ H
給您做參考.
作者:
glacialwang
時間:
2011-5-4 11:20 AM
不過以5V的gate 應該不是那麼容易被燒壞的 device 導通的特性的量過嗎
作者:
ONLYFLYSKY
時間:
2011-6-1 08:58 PM
最近LAYOUT在畫ESD，電阻是一定要加的，輸出是否每個都要加，請考慮好，
, C6 e) q( [& }9 M) e) O
而輸入是一定要加電阻的，且加到二極體後面，
0 F- Y r$ Z& K+ a' _, L4 h
如訊號一開始進來先看到電阻，是會先死在電阻的，
作者:
cltong
時間:
2011-9-18 03:11 PM
esd 更改了一版，终于过了4000v
作者:
despair
時間:
2011-11-2 09:42 AM
本帖最後由 despair 於 2011-11-2 09:44 AM 編輯
b4 m" D& S4 J$ V7 o
$ ?, E. p: i, _" p: f8 A) D
LAG導致連發兩篇，自刪除內文
作者:
despair
時間:
2011-11-2 09:43 AM
有找到問題點麼??
7 Z$ F% k" a' }) F* a5 [& _, w$ B, c; Z
6 V5 s1 j/ p2 H3 X& Y
圖面看不清楚無從判斷，但就設計上來說看不出有哪邊有很大的問題，這個size要過4K應該也不難
2 M& v; _. Q: e3 {8 v6 b
有的話可能者佈局時沒考慮清楚周圍device的影響，又或者整個ESD device擺置不妥
p5 M! ^: f/ f1 Y8 v
導致ESD turn on不均，在在都會導致整體ESD效能降低產生ESD damage
% {* u) _5 e% @6 j8 D
) R( U+ M7 n; @3 ?% k
如果有找到問題點的話，記得多分享ㄡ
作者:
alienwarejian
時間:
2015-5-11 03:53 PM
如訊號一開始進來先看到電阻，是會先死在電阻的
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