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標題:
請問關於 soc encounter 的 clock問題
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作者:
kerberos
時間:
2011-2-15 12:38 PM
標題:
請問關於 soc encounter 的 clock問題
我想請問有關於SOC encounter的clock問題。
- a3 M! ~3 w' Q
3 c' G/ g' r; j; v
我有一個vhdl架構,以"圖"為例,有三個clock訊號分別是以clkin、timer_clk、seg_clk命名。
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5 i/ G3 G6 j) S# q9 ~
因為clkin之訊號是輸入腳,撰寫io檔時就會定義到clkin之腳位,於是執行Clock>>Clock Tree Browser時只有clkin之訊號。
- V7 u: G7 ^5 s! Z( R
$ E4 T4 R9 J, P7 Q2 ~; h
但是內部的clock訊號"timer_clk"與"seg_clk"則是要以何種方式定義才能規劃,
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. Z. R# A3 y8 g# F
使其訊號為Clock Tree方式呈現??是分別需撰寫至io檔??還是有其他方式完成?
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希望各位能給點幫助
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1 t, J, @( `; {3 I. Z; o9 c
PS:
2 T# c3 U( [3 F& s2 N9 x* v. m! e
程式(.VHDL)如附件 用Design Compiler 轉給 encounter
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圖是timer12disp.vhd的原始架構之一
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