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標題: 最近遇到的問題 [打印本頁]

作者: GU    時間: 2011-2-27 12:36 AM
標題: 最近遇到的問題
本帖最後由 GU 於 2011-2-27 12:38 AM 編輯 - \3 |' E+ j/ N
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在Analog上   如何降低雜訊 ??我聽過利用寄生電容來降低電壓與接地上的雜訊 這樣可以嗎??
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3 g1 S! N! [1 E  MAnalog上 MT是不是不要跨越MOS 還是說要有什麼技巧性的跨越??9 A# G+ X/ Z' B# P6 J0 T. Y- x
+ K( b! r* d/ Z3 r8 t5 _$ Q* N  ~
在數位電路上 放MOS DUMMY是浪費 還是有幫助??
作者: crystal_blue    時間: 2011-3-30 03:02 PM
一、analog layout上降低雜訊的方式:
4 r1 v) N2 H' \7 O+ s    1. shielding :在重要的訊號線旁做兩條接地的metel 線,可將干擾源導至地。與訊號線用同層meatl效果       較好。
/ z& j: @/ i7 h' I, y) I% X/ v     2. 加大間格與距離:頻率越高的訊號線應距離power 遠一些。
) Y, {5 V3 w6 P7 ^8 {6 f$ [: M$ Q     3.避免cross talk : 頻率高的訊號線應避免交叉,如clock訊號。
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二、analog 上metal跨越mos的技巧:之所以metal 不要跨越mos的主因是為了避免產生寄生電容而影響頻率
9 N+ U. E4 `; r- ~: p        ,可能會造成或多或少的延遲,越是強調頻率準確的電路,越不能接受mos上跨線,但是有一種情況可以避
4 q* Q0 P( L+ C8 m7 y( V2 ]+ o; d        免跨線所造成的頻率失真損失,但在做之前也最好與design溝通過,以OP為例,最重要的MOS不外是差動; b1 `3 b( @1 G4 E! v/ t
        對,在mos非不得以必須跨線時,請做到跨線match的程度,使各個mos所造成的失真損失盡可能相同,頻
$ C7 X3 t1 e' f8 I& a+ t; v        而不影響模擬的結果,必須要有嚴謹的match才能做到,此點不容易用文字說明清楚,不妨問問公司的前輩8 c0 o9 F% p" ], C& I9 t
        或許會有進步。, x% f, J- w: E+ D/ I* H

* G4 A: u/ e, A' _三、數位電路的layout:由於數位電路只在乎open & close ,也就是0 跟 1 的訊號產生,所以layout都盡可能
1 m3 r) G9 ]2 D: F8 {- @        以減少面積為主,放mos dummy,非不得以而為之,dummy mos 可以用來修飾形狀及日後debug 時
3 a9 _7 r9 [0 k        需要增加電路時使用。
作者: 吳龢峻    時間: 2011-4-1 03:13 PM
1. 用獨立的 Well 如 NWell, Deep NWell.
% F% d5 s7 @/ K2. GuardRing 的電源要乾淨, 要住意 latchup 的問題.
$ @, B' s  v0 s. b' ?8 N" f3. Post Sim 注意 Critical paths.
作者: yuany    時間: 2011-4-7 02:25 AM
2#讲的好详细啊~
' E. L: i7 Q0 ^' U学习了~




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