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標題:
想詢問使用DC合成，為何硬體卻動不了
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作者:
lj0113
時間:
2011-3-27 09:48 PM
標題:
想詢問使用DC合成，為何硬體卻動不了
本帖最後由 lj0113 於 2011-3-27 10:07 PM 編輯
0 v( o" @% H2 F' l# z
/ m- |* V# U+ m' r( V' v# g
各位先輩：
5 R( S0 i4 D5 m; L8 L, G [
% ?3 N2 H: C# E6 _1 Q
小子目前在處理一個硬體，合成後其輸出waveform經過reset，然後再幾個clock cycle 其輸出就開始呈現unknow狀態
' Y! t |6 E( i( x6 ]2 m! y
由於這個硬體不是我負責 我得負責把它合成出來....造成我不確定原因是否是rtl亦或是我DC constraints下的不夠好
. x/ X# j1 o* |/ n
但我知道有人合成完後，電路是可以function work(不過我實在不太好意思 一直去打擾那人= =)
) H6 M L+ @ x+ g4 |
* [0 a( o6 H/ o2 f% r
以前我用類似這樣的constraint去合成比較小的電路都是ok的，目前這個電路真的比較大，所以我在想說百分之百一定是DC這邊constraint設定不好= =
5 W; ~4 H' { n' i" G1 @
導致我合成出來的硬體造成輸出都是unknown
! ?0 m4 h5 G2 a1 F
K了一些資料 但尚未發現一絲一毫哪裡有錯....
Z: H( C7 r( W% h
我的constraints大致設定如下東西 使用的製程是TSMC 0.18um：
. m' g3 u/ c) O: S1 i% }
2 T8 L& N* w1 Y7 r/ a
建立clock
& a( V2 _- V- \' w) b9 H* r O1 o
+ p6 O$ b" O$ c2 z
set_wire_load_model -name tsmc18_wl10 -library slow
6 M7 b; s: ]0 u9 }, o
set_driving_cell -library slow -lib_cell DFFX1 -pin {Q} [remove_from_collection [all_inputs] [get_ports clk]]
/ N( E4 V0 n+ ?2 h! ^
set_driving_cell -library slow -lib_cell BUFX4 -pin {Y} [get_ports clk]
+ v0 W+ T$ b3 }, m$ k
set_input_delay [expr $clk_in_delay + $clk_in_pad_delay] -clock clk [remove_from_collection [all_inputs] [get_ports {clk}]]
0 E9 j3 D% Y& J
set_output_delay [expr $clk_out_delay + $clk_out_pad_delay] -clock clk [all_outputs]
# z1 G! j# X: g6 ]3 T
set_load [load_of "slow/DFFX2/D"] [all_outputs]
( N) N: `" ^3 |1 m7 F0 G0 |, @; U
[remove_from_collection [all_inputs] [get_ports {clk rst_n}]]
作者:
leonhsu
時間:
2011-4-7 12:42 AM
可以查一下是timing 的問題，還是function的問題，
+ R$ B2 z' U: Z: W2 c
跑一下Sta 和 LEC 吧！
作者:
digo
時間:
2011-4-19 10:10 AM
你的design有multi clock嗎？如果沒的話，我猜是你reset的constraint有問題，不然就直接看一下waveform就好囉，剛reset完就變unknown，還滿好追的吧？
) X) M& x0 z G+ f& T2 N
T8 e3 _6 a% v1 [7 A4 A
既然有人合出來可以動，何不跟他要script來trace比較看看呢？不用一定要叫他解釋啊，你都會synthesis了，會看不懂他的script嗎？
作者:
richard0301
時間:
2011-7-22 08:24 AM
先check reset是同步reset,還是非同步reset,同步的看一下是否有recovery/removal violation ,非同步就看你testbench產生reset的時機
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