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標題:
關於systemverilog的testbench
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作者:
makejie3
時間:
2011-6-25 06:19 PM
標題:
關於systemverilog的testbench
想請問一下各位先進，
8 c& G6 z- S1 C; A
如果已經用systemverilog寫好兩個testbench，
1 v. q8 c' }9 x4 k: D% Q4 N
例如AA.sv和BB.sv，
n: G% ]# T* h% h0 i" R4 |
AA.sv和BB.sv都是用program block包起來的，
' R5 b# Z" H9 E: f" ~
" M" }6 P& \* t2 _2 O5 s
那如果我在simulation時，想要AA.sv跑完後直接跑BB.sv，
8 ?' Q: h3 u4 {/ d+ n6 z
直接將兩個檔案依序讀進去執行好像不是這樣的效果，
8 T7 @3 [0 o: [+ ~+ L7 T
請問有啥辦法可以不用改這兩個testbench而達到我想要執行的效果呢？
, ^9 q; Q7 M( ]& y7 `
4 _& M: ?5 n+ u7 ~; d
謝謝。
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