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標題: 前模擬跟後模擬的問題 [打印本頁]
作者: d1372519    時間: 2011-6-26 11:54 PM
標題: 前模擬跟後模擬的問題
本帖最後由 d1372519 於 2011-6-27 12:11 AM 編輯 . z: l# r6 r+ Z
; R% h: q; v8 l  |
[attach]12985[/attach]$ ?5 y9 D: F. c8 Q" P8 @
[attach]12986[/attach]1 c* M  i# T0 y. A1 o
! r" W! S8 p9 o1 e
第一張圖是前模擬 第二張圖是後模擬, e6 R% G4 d% b& n- b
因為後模擬想快點看結果 所以時間只有2u# S( [5 P% [9 d3 m' p" Z* w
不過很明顯看得出有問題
/ q7 C8 w+ V2 C; ~) F' W; |! P+ ?( R4 U# j1 ?" X5 l
圖裡面 第一個是reset 前後模擬都很正常
& o7 \/ g  T5 g2 K# x- e  M          第二個是8p電容充放電
9 m8 S* }# B3 C- G/ g. _          第三個是1p電容充放電
$ H$ M' J% S5 E0 T          第四個是輸出vout
4 s; T, }- w8 D% Z  `3 S: d$ }& R6 a1 E2 d% V: p) y) d6 b5 A
現在遇到的問題是說 Layout的 DRC LVS 都通過了7 ~3 o& I5 g( F, c% M* q2 j# q$ I/ V
但是前模擬跟後模擬的圖差很多
9 y: n$ J/ t0 \7 \& p% ^+ W+ ~前模擬跟後模擬的測試程式都相同
8 N9 A  r+ @! C3 Q: [9 N" l) K- P前模擬 2顆電容充放電都很正常 輸出也有鎖定# s! S3 y: N& @- w+ _, Q% z% z
後模擬 2顆電容充放電 都直接放到0 輸出也沒有鎖定* N6 [% l+ @2 S3 G) I6 E9 |

: E" _' m) P1 u! K; [' J0 k* u最納悶的就是DRC LVS 都過了 不知道為甚麼前模擬跟後模擬會差這麼多?: M7 I7 y0 K5 q+ V' P. b; i8 r; y
不知道是甚麼原因
3 y& k/ I+ Q( ]' R+ c此電路有用到電流鏡 但是檢查了很久應該是沒有問題的4 I0 q# F, a3 s0 O: b. `% W
還是layout有什麼需要注意的?$ B# t9 Z% x9 U
或者是測試程式的問題?
! ~9 }. S& \' p8 q& R1 ~請高手幫忙解答 謝謝 小弟感激不盡
作者: terriours    時間: 2011-6-28 10:42 AM
什么类型的电路啊？3 [; P5 q2 v3 r' K! j
从模拟的结果看，8p电容的放电有问题，看看layout和电路关于8p电容放电的路径。看看后仿真的netlist的相关路径，吧这条路径上的净胜参数加到前仿真的电路中去，看看合后仿真结果会不会相同，有助于找到问题。* P; @# f  }: L2 ^- O. B, v
不知道对你有没有帮助。
作者: bernie820    時間: 2011-7-2 07:04 PM
@@嗯~~~7 b8 i! x( {  b

8 I" |* ?2 q' ]5 g6 p8 Ndrc跟lvs過不代表pre和pro會一樣, ^  ]1 {' g: [$ ^; t
4 h  h  f- c) V: W$ D$ ^& r. H
那只是驗證
) o  V9 @( C4 R4 _. G+ \/ ~+ C+ L$ i7 K0 C7 T% i5 n
取決你的最後結果應該是pex才是吧!
作者: smilodon    時間: 2011-7-31 09:04 AM
DRC/LVS正确只能说明你的Layout功能基本和schematic一致，而性能需要layout性能来保证，因为schematic里几乎是理想连接，而实际上layout里devices之间连线有寄生电阻、寄生电容，而metal之间也会有cross talk，你可以想想哪种方面的影响会导致你smilation发生错误？



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