Chip123 科技應用創新平台

標題: 懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？ [打印本頁]
作者: CHIP321    時間: 2011-12-30 10:35 AM
標題: 懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？
本帖最後由 CHIP321 於 2011-12-30 10:37 AM 編輯 & q4 Y) }: {2 R' }' ]; ~6 U) j

* \& q- G- `# R多次測試中
+ e/ `& m. q2 Y8 l" z! C& `---------------------------------------------------------------------------------------------------------------# d2 T- {1 s% U" ~! f
9 h% j* h9 ^( D! w  u) H' o

. n6 t7 {1 k  V( [) `2 bVSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。- x( R5 O5 i. @0 `7 }& b' u

7 Y8 h+ c% l/ R4 {! H2 [) |疑惑很久了，也見過別的朋友提出過這個問題，誠心求解
& Y) o* G0 C$ X7 F! |: W1 n* h* U
6 e$ z+ e  m" b! V: ~+ F) K----------------------------------------------------------------------------------------------------------------, Y2 p5 m  k( b+ A6 e
PS：
8 `( n. g/ h0 _" K1假設電路結構是模擬+邏輯電路，無SR
) p% j; g, Z7 r+ O, K- `2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
8 h4 X* e+ k3 d2 _0 U& [8 b& S! A3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset
/ ^6 x2 Y' q" ^( {1 M1 X( E# V' x5 Y
作者: marvel321    時間: 2011-12-30 10:35 AM
我的理解如下，希望LZ采纳：
) ^0 k6 M7 p% l* b$ ]$ b; D
, v, A" v% W" a% G假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。+ |( v9 u2 {! z
假定初始状态整个电路处于0电位，+ {8 o& _  y) P2 B6 [5 [
Pin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；) A0 h+ L1 h& s( {9 o
Vss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；1 S; n5 T7 Y: ^: K" F
/ Z4 {/ J3 E" Z' [0 k' y9 I9 I
如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。
作者: sendow    時間: 2012-1-31 11:22 AM
首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件8 X* I0 G2 \& F* w! E. R, d& G
                                                            2. Junction順逆偏造成的差異
; P; ]: ?. c: N" L$ {7 W# ^$ y' _( G( v
再者如果是單顆元件應該有接近的HBM level+ h" {3 g' P0 s" b, F* k
如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.6 y: v0 n2 C' ~8 S
$ N5 ~. Y9 V+ F$ S* g$ {: V4 i
但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~ * w0 H, J0 I- \  a
system level有時可以排除很多在chip level遇到的情況.
作者: postme    時間: 2012-2-11 11:44 AM
多次測試中 . W( z" K8 m( P) m, G
---------------------------------------------------------------------------------------- ...6 ]8 X% w( W: I3 R( X
CHIP321 發表於 2011-12-30 10:35 AM

; o" c8 l% N! j! I6 K& B. K% N; }/ W( o2 s0 z& i3 P9 T4 B7 f
看似相同的注入出现不同的结果，好奇怪，测试点的对称性
作者: postme    時間: 2012-2-11 11:45 AM
应该是接地线的分布参数的问题我猜
作者: postme    時間: 2012-2-12 01:40 PM
看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！7 M4 k5 l/ J& s+ s
http://bbs.innoing.com/thread-11817298-1-5.html
作者: sendow    時間: 2012-3-7 01:58 PM
沒辦法畫圖, 大家聯想一下或者自己畫張圖,
/ \. V  a5 h, r( j+ @3 P" z  F# P3 N* [. q. J
舉例GGNMOS single device for HBM test
% s6 z1 |/ P' V- L; yonly 2 pin (I/O and GND)
! ?) s6 o% o& @, o. X1 E$ A) j
4 J4 C6 I9 J; [7 X1 r: j, \GGNMOS (drain-I/O; source & gate & sub - GND)
4 K; w0 R, s, Q" J" j; w記住ESD一個重要rule, drain contact spacing會放大,3 z6 k9 D1 }0 b9 [

* C7 c" w* `( [" b假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K! p. U! B+ \& T0 @9 a
反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K+ s3 Y* n, P6 l  k1 W; f% J0 d. a* p

1 }5 ^/ r* f/ c  b) O# r! M這是最簡單的情況下說明了, 如果是circuit, path更多更複雜, , }7 G* b) g! b3 K3 T0 s
要考慮可能反過來打負電壓其實是沒有ESD bypass path~0 a( L: ]2 T, k0 l
; r9 P9 p6 m; E& ?
(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)
作者: CHIP321    時間: 2012-6-5 02:27 PM
回復 7# marvel321
3 }4 K# l0 A3 e2 a* z3 RDear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
; n% Q7 _9 P) W) I这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
* R+ f! h3 U* u! b0 v) l" x搜集到的可能的解释有：
$ j6 B8 n- {5 b; n  p* I9 H0 d) Y) V6 f% f% ?
1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
* I8 F& Y2 `2 d3 M# c- Z2：从两个不同测试，不同端口看，电路拓扑结构不同
+ _( z6 e9 y  S/ r* @3：机台测试电路与测试模型是有差异的，差异导致不同
- N" O: u" R& D  l: b5 {4：浮栅初始电位差异6 Q6 Y2 u3 `$ _" t0 Y. k( Y
0 E( c/ S0 U( G+ P5 n
对于1，缺乏更完善描述问题的资料，不理解。
, {3 @. o7 a6 \$ d, k) C' U/ F4 O3 D. Z/ B对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
( l- j/ Y# _: D对于3，缺乏资料，待验证
" B; @1 e. n' o对于4，我最认可的答案
" G. g' O# U1 d  l5 C  s! n6 d; N$ }: B8 _- U( u
但是
4 J) B1 p' Y6 b  X$ p* ]( [+ T若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。% }5 a8 r2 R  ~8 G3 s
但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
% ^) j0 H6 u; u# c我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。! [/ x/ K: U, @
而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。5 H6 q/ B) _2 \, w

% Z; d3 W# R8 F4 K4 M问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。! u0 x. K" x6 R  z" b/ D& p
其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响# K. I5 X( |' ~8 {+ q3 k
悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。



歡迎光臨 Chip123 科技應用創新平台 (http://free.vireal.world/chip123_website/innoingbbs/) Powered by Discuz! X3.2