$ c3 V$ Z# Y- ]5 l0 ?( P2 q消費性電子產品佈局設計 主要工作內容：音效 IC、感測器、數 位類比轉換器 (ADC、DAC)、比較器？ ' d5 [# T B, e `" {: C( @* P5 x( l& O9 }, \
通常工作中，哪三項問題最多？最需經驗交流？作者: ranica 時間: 2012-7-10 11:27 AM
招聘公司：A fabless IC design company/ i4 C9 ^5 [! c. T* I
招聘岗位：版图设计工程师 : O& L' F, Z/ H3 D8 B. y工作地点：Beijing 9 T( c( r8 J/ ]; q5 K- r z2 m4 q& {2 a
岗位描述： " R# u9 K+ \3 t. |) ]# j负责模拟和混合信号电路的版图设计。 能够熟练运用版图工具运行版图设计 能够掌握验证工具对版图进行LVS/DRC等验证版图设计。 与设计工程师合作进行版图改进。 . v+ x$ u9 c2 i2 t a; ~# N+ \ 4 p) t/ z+ p$ e) o2 b; {% U; B: A& i4 V职位要求： ' d4 r" j# R, t熟悉Cadence版图设计工具和Unix工作环境。 了解集成电路工艺流程和集成电路相关的电路及工艺基础知识。 微电子、半导体或电子工程相关专业本科及以上学历。英语良好作者: ranica 時間: 2014-7-11 10:34 AM
Senior Analog Layout Engineer : S( A" N. w$ o! ~4 r$ t! U) ]* [2 E' F. B' o/ F
公 司：a top 15 semiconductor company 2 A# P8 c8 C. K) Q9 r. |5 e工作地点：北京0 S, y2 A5 w X1 W4 O- I; o: i; d& I
8 O$ O% ?! i0 I% Q+ G$ D/ _Job responsibility: 6 c/ T- B* H% e3 h/ o; h
This position will participate in layout design team for analog and mixed signal circuits layout on CMOS and high voltage BCD process. Work through entire chip construction process, from preliminary floor-plan, detailed sub-block layout, and top level integration and routing. Responsible for running full verification sequence using advanced EDA tools. The responsibilities will include but not limited to: L: F# @( C- p; ?" i8 ]5 `
Leading top level layout floor-plan and integration $ z9 X8 T1 Q1 ?& Q Transistor level sub-block layout based on schematics provide by designers, including careful analog considerations 9 R: X5 V3 l7 M3 x1 r2 A# _ Completion of DRC and LVS check and verification tools % |& C" ]" B# d" s! ~7 i Hold and attend layout reviews作者: ranica 時間: 2014-7-11 10:35 AM
Qualification: 7 J B+ _6 w9 L+ Z
BSEE or above p# V R5 V$ k4 \+ s 5+ years working experience as an analog layout design, 3+ years top-level tape out experience . T9 B- V0 h, R; C Experience of high speed circuit analog layout + q8 g& P2 y! N% [% k
Understand IC process basics ) l/ L% G7 d. o# j: S
Understand circuit basics and how they impact IC layout strategy - x# P0 K, v; V( Q/ ~6 ?4 N4 E Good English language skill % X8 K2 y% Y& p' b8 [
To be able to travel abroad frequently作者: ranica 時間: 2014-7-28 10:53 AM
数字版图工程师 # @- G5 X' ^; F, Y1 |- ~! V G2 C$ a5 e! g5 G
公 司：A famous IC company 5 J. [- A6 f6 R3 Z7 e2 x工作地点：苏州 ' L0 S2 E/ c- V' u$ ~% J & }1 P5 S) W5 f D职位描述 : ?/ {- M2 e, h* B1 L工作岗位: 芯片级后端设计,包括与前端工程师配合完成布局布线,时序收敛,物理验证和完成流片. ( p! d1 A$ ^& a$ n- i6 D5 ^4 U5 O4 ?7 ?, |
职位要求: " O* o* I; X( l3 u/ W1. 深刻理解数字后端流程,如 芯片全局规划,时钟树,布局布线,信号完整性,时序收敛,物理验证,以及流片过程. & n! x' B) o# o# L) n( r
2. 有数模混合芯片物理集成经验. $ }3 d! q0 |& s! C$ M0 ^4 H
3. 有低功耗设计经验,使用过UPF和MMMC流程设计. % |5 [+ t' U2 `5 y4 e, u. n/ s( K4 M
4. 作为负责人设计过深亚微米(65nm或以下)芯片级设计,并有成功流片经历. 1 c# s; q5 e' h1 I5. 积极主动,团结合作, 有独立解决问题的能力, ^4 R \3 k. z, O* x1 W: t
6. 学历本科或以上 4 Y8 [" Q4 s( y& i. B4 n9 d
7. 两年后端工作经验作者: ranica 時間: 2014-11-18 11:24 AM
Cadence發表Virtuoso Liberate AMS方案 5 f! j: x9 t: y2 I( F0 I, b 4 `5 d+ n* i' P: Z7 f" f. H益華電腦(Cadence Design Systems, Inc.)發表Cadence Virtuoso Liberate AMS特性解決方案，適用於鎖相迴路(phase-locked loops；PLLs)、資料轉換、高速收發器與I/O等混合訊號區塊的動態模擬特性分析解決方案。 . C. I( b: W! l- _- E E & C' X. f' v: G- P2 Q$ dVirtuoso Liberate AMS建立在驗證有效的Cadence Liberate特性分析平台的基礎之上，能夠以20倍的速度分析擁有數百萬相關寄生元素的混合訊號巨集的布局後網表(post-layout netlists)的特性，遠勝過傳統「divide and conquer」FastSPICE模擬方法，而且擁有真正的SPICE精準度，能夠實現準確的系統晶片(SoC)signoff。 * p4 Z: J) W8 z- o/ U+ Q) E
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隨著SoC複雜度日益增加，並且業界轉而擁抱IP重複利用和使用靜態分析工具為而signoff執行digital-on-top設計 流程，涵蓋混合訊號巨 集等設計中的區塊都需要Liberty。1 A- W M5 F2 }# }" z7 y; V