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標題:
ESD防謢電路中，MOS的source與Drain大小不一樣，請問為何呢？謝謝！
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作者:
vic
時間:
2012-3-6 06:29 AM
標題:
ESD防謢電路中，MOS的source與Drain大小不一樣，請問為何呢？謝謝！
ESD防謢電路中，MOS的Source與Drain大小不一樣，請問有什麼作用？
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再請問大的一邊是接Source or Drain 呢？與Pad有關嗎？
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知道答案的大大，請為小弟解答一下，謝謝！
作者:
glacialwang
時間:
2012-3-7 11:30 AM
基本上 接PAD的部分會比較大 讓其具有較大的表面電阻 讓靜電電流走比較深層
作者:
despair
時間:
2012-3-7 11:34 AM
本帖最後由 despair 於 2012-3-7 11:37 AM 編輯
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如針對source與drain面積大小不同進行討論，主要原因為抗ESD電流的衝擊。
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會有大小面積的差異，來因從PAD來的信號多會有ESD damage的問題。
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S/D若接點看到的是從PAD接過來的信號，該接點除了co to poly之間會有較大的rule外
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也會多層silicide bloak增加通道表面阻抗讓ESD電流走well這部份 ，用來抵抗ESD電流避免oxide or gate poly遭到破壞。
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這只是相關ESD guidelines的一小部份，若要全盤了解還需要多查資料～加油。
作者:
vic
時間:
2012-3-8 03:11 PM
謝謝兩位大大的解答...
+ [: y1 d; n) r& u
意思都差不多，我大概能了解了...
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至於多一層silicide這部份，是指多加一層RPO嗎？
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謝謝！
作者:
despair
時間:
2012-3-9 09:37 AM
部分foundry是叫做RPO，或者又叫做SAB
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不同晶圓廠都有不同的稱呼
作者:
towner
時間:
2012-3-9 09:41 AM
看了还是一头雾水,没看太明白
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作者:
klim
時間:
2012-4-20 11:17 AM
我的ESD防謢電路中，MOS的Source與Drain的SCG及DCG都有加長,
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SCG約為DCG的一半，HBM可過+/-8KV, 但MM只能過+/-300V,
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有做delayer, 發現是死在source與poly的介面, 請問為什麼？
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知道答案的大大，請為小弟解答一下，謝謝！
作者:
bowbow99
時間:
2012-4-29 04:54 PM
看一次看不懂..看第二次
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看第二次~不懂還是不懂~等遇到才知道
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