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標題:
想問關於LVS 抓不到port問題
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作者:
kminmin1
時間:
2021-10-12 03:37 PM
標題:
想問關於LVS 抓不到port問題
請問各位大大近日有更新virtuoso
1 {/ p# d" Q( |- i/ p7 x5 N! \
更新後跑LVS時卻抓不到port
# ^1 K6 S ^9 X8 x+ c1 i2 B
LAYOUT 都是使用drawing畫並且已經有設好label(使用TEXT)和打在ME1
2 W; _3 B' x |4 D$ T+ g ?
& b3 k/ M) I. U8 C
我有試過改成pin 也是無法
3 V) t4 c( s) V1 f, j& f
(在virtuoso更新前是使用TEXT是成功的)
5 B4 Z8 K' u$ A# z/ A8 |3 U
也有比對layout 和 LVS 選項看是否跟更新前一樣都確認一樣 跑LVS後依然抓不到port
, t! q8 i! {( j$ @
0 ], y$ L* G: I) d
# ~0 \* g$ i& u
" f: M& E. d( h; h* _5 N* O( s( Z
空接label 照理來講會寫 某port未連接在導線上
+ m9 B5 I8 }% u
但是目前連警告都沒顯示
' D- O5 Q2 X. @+ u1 v: S2 Z
所以確認 他是沒認到TEXT這東西
+ q% B5 l& |1 w8 Y' T! t, b
' A7 O& V- j9 O2 A
|% z! b; y4 F
- p9 Y: z; N* v! Y( k' w
網路爬文雖然有很多人討論抓不到port問題
: C9 X3 _; H& E6 v
但是很多解答都是選錯purpose 或者 直接忽略port
) ]# K3 i; T8 p
所以想問各位大大該如何解決 謝謝!!
* |6 N: b3 i3 A3 g
! C, \! `: B" j# ]" ^! x2 A
目前是以inverter測試
+ I( p( C2 j8 N" g
輸入輸出腳in out
- T: S. c6 g& i+ H) g
電源接地 vdd! gnd!
! g5 W6 n4 B- Y1 K9 ? k- U5 G
% f3 D1 {/ P. g
$ n! H3 k+ Y6 Z! w
錯誤訊息:
# N* [* j5 _$ _/ V
WARNING: Invalid PATHCHK request "GROUND && ! POWER": no POWER nets present, operation aborted.
# \1 b6 ?) ?; \9 o, U; _* J' O
WARNING: Invalid PATHCHK request "POWER && ! GROUND": no POWER nets present, operation aborted.
7 ~5 d; L4 p+ L$ D: ~: E: O. n, `
WARNING: Invalid PATHCHK request "! LABELED": no LABELED nets present, operation aborted.
8 T9 e3 ]5 ]& l# b9 D
WARNING: Invalid PATHCHK request "! POWER && ! GROUND": no POWER nets present, operation aborted.
- p0 T3 v: C2 t/ c( p! e* b
--- WARNING: POWER, GROUND, LABELED or TEXT nets required by ERC operations do not exist. See ERC section of the transcript
" F) `7 \, k6 @% |" z6 G: |
, \+ F& o% v9 D9 N
! ~' x5 x* J+ a6 Q( n9 E/ C
" ?0 o' |1 ~$ H" @* A$ {* e: t
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