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標題: 加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port [打印本頁]
作者: DBL    時間: 2023-8-2 02:43 AM
標題: 加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port
大家好" k5 P5 W: u: ^& @- V' j

: |! o$ ^/ A" `: Y: ]' i( \在完成晶片的core之後要打上PAD去做靜電防護
4 R+ c2 z: p2 d$ J
& O/ u# l( @7 r但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
: G/ [2 _$ B1 Q. N  g& k7 w) a8 j! S9 [
造成LVS驗證顯示短路
+ A# l& o5 d  I/ a
5 y& I* {) Y- r# \4 E6 Z* r因為用的是TSRI給的library- Y6 H2 @; K6 ?5 c3 q. `
: n9 m. f( F4 Y, i( C1 r% i
發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
& f/ ~0 X, ?9 Y+ p5 M' P: B  x6 V8 g; H7 K
而且製程檔中給的一顆範例layout我也跑不過LVS QAQ7 u4 s, T1 j3 {- n) ~6 K, x+ P

8 c" S( u; @8 c9 I, H是stream in 的時候就有問題了嗎?
1 k! U1 K8 A5 n: n0 V- B: ?
& ]6 ?1 i9 `1 ~- g3 ]( t請問有人有遇過類似的問題嗎 謝謝大家



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