Chip123 科技應用創新平台
標題:
請問如何降低64-bit漣波進位加法器的延遲時間？
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作者:
yy81d305
時間:
2008-2-6 07:37 PM
標題:
請問如何降低64-bit漣波進位加法器的延遲時間？
請問如何降低64-bit漣波進位加法器的延遲時間？
) W. X8 g/ ~9 y2 ~3 z. h0 x0 @7 v5 h& ?
因為電路串接成64-bit每一級的寄生電容變大，
# Z4 w& V' U+ |% V- l- d3 @
如何降低電路所造成的寄生電容？
1 G) @3 I/ p1 v6 I7 V% ~
謝謝!
作者:
masonchung
時間:
2008-2-10 10:20 AM
作ASIC的話
: Q, ? g3 U+ {& X G
應該是請RD化簡成Carry lookahead 之two-level Nand-Nand等效電路
. J2 T- Z3 t% N2 x
或者改成Carry save 加法器
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