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標題:
layout中該注意的事情
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作者:
cindyc
時間:
2008-2-13 12:20 PM
標題:
layout中該注意的事情
想請問一下 有關 power,LDO...類比方面的各 block 中
% |3 I8 E3 N: N- A9 [5 p5 ^' X
! D& q/ v7 Z; _4 k3 ~
畫這些線路時你們都注意哪些方面的問題
$ [1 j/ h/ {" a2 y0 ]% [
6 P5 t; g3 u; h
可以互相討論一下嗎
+ ?" g. ~1 I# x ?
1 f5 J2 p- q. t# V2 ~ s
回答時也請說明哪種 block
0 v' J/ d8 J' L$ h! `7 Q! p
, G7 H6 P$ {* w4 g
[
本帖最後由 cindyc 於 2008-2-13 12:21 PM 編輯
]
作者:
world776
時間:
2008-2-14 09:53 PM
布局前的准备:
! Z9 l9 J9 m, B
1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
. b8 T# N h* h( q; r2 M( y
2 Cell名称不能以数字开头.否则无法做DRACULA检查.
, t7 T% s% X# Z
3 布局前考虑好出PIN的方向和位置
1 Y% }; b9 ~% }7 r
4 布局前分析电路，完成同一功能的MOS管画在一起
, m' L- Q+ _8 H8 P4 B" A) L
5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。
( @0 J: N8 {' `& ]( g& n5 _
6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.
/ C: _; U* H5 z
7 在正确的路径下(一般是进到~/opus)打开icfb.
( p* \! B5 U' J9 c
8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.
& `2 D+ |# o5 O5 R! X
9 将不同电位的N井找出来.
& P7 K3 R8 I+ ?2 u# @4 d
布局时注意:
0 Z6 f3 [5 F3 ~. E, d
10 更改原理图后一定记得check and save
! S6 d8 o1 ~* n# ?' |) z
11 完成每个cell后要归原点
) b; M8 ]& J+ r2 w: T
12 DEVICE的 个数 是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线 必须 先有考虑(与经验及floorplan的水平有关).
, o' b9 Z* @: d d
13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来
1 g' `2 k/ h+ m, W) L$ b
14 尽量用最上层金属接出PIN。
, q# U6 h# u2 L- A3 F+ F+ q5 n
15 接出去的线拉到cell边缘,布局时记得留出走线空间.
/ X/ T* m1 I4 L3 a% T4 f
16 金属连线不宜过长；
) g. B# i2 l: U h5 a
17 电容一般最后画，在空档处拼凑。
9 g1 k6 ]3 O; _8 K
18 小尺寸的mos管孔可以少打一点.
# G$ m G$ i$ L) H+ U1 g3 _' x
19 LABEL标识元件时不要用y0层，mapfile不认。
8 Q1 a% V! o. u/ t9 e
20 管子的沟道上尽量不要走线;M2的影响比M1小.
& X' y) C5 ~$ \% V
21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联.
9 g- A3 ?1 L3 q9 `: ~/ t/ d( D
22 多晶硅栅不能两端都打孔连接金属。
) ~' F0 V% a) W/ a' ~9 H5 w" T4 m% `
23 栅上的孔最好打在栅的中间位置.
9 P+ l5 J, ]* D# l0 |8 F' K# g( U( s
24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.
; @/ ?. m: u" F" j4 M
25 一般打孔最少打两个
, g+ b+ X1 _8 p0 a! {; L
26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.
, b* U& k# t6 B3 L1 p! H
27 薄氧化层是否有对应的植入层
1 I$ x$ `, Z) `0 T- E4 A8 w
28 金属连接孔可以嵌在diffusion的孔中间.
5 A& e; L. B7 m/ ]2 A7 S
29 两段金属连接处重叠的地方注意金属线最小宽度
7 W# z5 u# A4 @ b) \
30 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。
, U1 g9 Q: g! ?( s+ d- D9 K: {% G1 o
31 摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从DEVICE上跨过去。
1 W$ y, N2 N1 {7 p; _# q
32 Text2,y0层只是用来做检查或标志用,不用于光刻制造.
5 k# D, y; I& ^6 T7 o
33 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。
. h* R+ b, p% h; e7 O: y
34 Pad的pass窗口的尺寸画成整数90um.
}5 A, h, q% C3 O3 l7 k+ y
35 连接Esd电路的线不能断，如果改变走向不要换金属层
: M/ r- G1 p- Q, D6 N# ^' A4 V
36 Esd电路中无VDDX,VSSX,是VDDB,VSSB.
: j$ s1 B" Q7 h. W
37 PAD和ESD最好使用M1连接，宽度不小于20um;使用M2连接时,pad上不用打VIA孔,在ESD电路上打。
/ v% ^- ]2 K/ S! n- [. q' `" T4 s
38 PAD与芯片内部cell的连线要从ESD电路上接过去。
) G4 K' E4 N6 C
39 Esd电路的SOURCE放两边，DRAIN放中间。
# l$ c3 |4 ?- u6 [: k
40 ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly.
' J2 |8 q3 n* ?2 H
41 ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。
0 ]. O3 ~$ A1 S: T, M) ^. U
42 大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于50um,中间加NWELL,打上NTAP.
. R( Y( _6 D6 I/ H) I1 C+ U
43 NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.
& r% e$ O4 p$ Q. D1 w' x$ r/ {9 T- h
44 只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路？上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用.
9 o& ~# u- b2 W2 \" g8 k6 h
45 摆放ESD时nmos摆在最外缘,pmos在内.
# f. l( j5 o& j: Y
46 关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光刻环境一样。 匹配分为横向，纵向，和中心匹配。1221为纵向匹配，12为中心匹配（把上方1转到下方1时，上方2也达到下方2位置）21中心匹配最佳。
( }5 w2 l; t' N$ K: P
47 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳.
; |3 d i) W, c
48 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy与相邻的第一个poly gate的间距等于poly gate之间的间距.
: O& w, m% {% ~% ^; f" N; _% W3 o
49 电阻的匹配，例如1，2两电阻需要匹配，仍是1221等方法。电阻dummy两头接地vssx。
3 z0 r% S* J' }7 |
50 Via不要打在电阻体,电容(poly)边缘上面.
E8 A4 u6 A7 T* N( O+ r/ I9 L
51 05工艺中resistor层只是做检查用
1 u" @% k/ V3 @( `" h' S
52 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.
/ ~; W3 t* L, _1 N7 f
53 电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.
9 j0 a9 ]0 i: j
54 电容的匹配，值，接线，位置的匹配。
; p( ]: F' N3 ~8 n/ N/ P- N
55 电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属.
- E5 a* G) b0 v' K1 w/ v2 R
$ I) O6 c9 q/ ]7 \
56 关于powermos
! o, l1 l6 V3 U5 |) g! U
① powermos一般接pin，要用足够宽的金属线接，
3 r2 N0 Z9 H( ?$ V
② 几种缩小面积的画法。
7 \2 y5 C: g8 n$ H M4 C: j0 {
③ 栅的间距？无要求。栅的长度不能超过100um
* f% T/ ^3 ]5 y: e
57 Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).
a" }# c# i% ^
58 金属层dummy要和金属走向一致，即如果M2横走，M2的dummy也是横走向
4 P {, R9 Z% Q2 N2 o
59 低层cell的pin,label等要整齐,and不要删掉以备后用.
+ L% v: d" ^4 C9 g3 _
60 匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规定的金属走向一致。
6 k0 G w* l) I$ W5 R7 c) U; d$ r
61 不同宽度金属连接的影响？整个layout面积较大时影响可忽略.
9 W( f) W3 F6 T
62 输出端节电容要小.多个管子并联,有一端是输出时注意做到这点.
! N1 q) |; y' f7 `* b
63 做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快.
# q5 f0 l5 k+ ?" w1 y; u
64 最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)
# z5 t g: Z+ f* ^
65 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD.
6 @, C7 \" d* r0 c+ k
66 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.
6 ~7 _. l: a1 ~3 ~& c, Y! R
67 如果w=20,可画成两个w=10mos管并联
2 C# ^* D- N. V) h$ n, k( [+ _! W
68 并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.
$ q% M! w( ]% j U9 p
出错检查:
% |: S& g; Q: \. a# d+ N9 y
69 DEVICE的各端是否都有连线；连线是否正确；
4 d8 ]8 v* Q3 F* Y' A7 t7 t) i
70 完成布局检查时要查看每个接线的地方是否都有连线，特别注意VSSX，VDDX
O2 ~7 \. f6 H5 ^; F4 X7 F5 \, P8 w
71 查线时用SHOTS将线高亮显示，便于找出可以合并或是缩短距离的金属线。
2 u5 k4 ?2 a* y |% s0 e Y
72 多个电阻（大于两根）打上DUMMY。保证每根电阻在光刻时所处的环境一样，最外面的电阻的NPIM层要超出EPOLY2 0.55 um，即两根电阻间距的一半。
) u3 Q$ D3 C' G4 E2 a, ~6 t
73 无关的MOS管的THIN要断开，不要连在一起
' J' p7 H# z _# c+ `
74 并联的管子注意漏源合并，不要连错线。一个管子的源端也是另一个管子的源端
; M9 g/ C5 c) S' Z2 x% \7 l9 K
75 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.
# E6 {& h: o \: [5 V
76 大CELL不要做DIVA检查,用DRACULE.
* V* y" U4 M" y6 X
77 Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.
! H0 X5 W- d% S; {: i I5 Q
78 消除电阻dummy的lvs报错，把nimp和RPdummy层移出最边缘的电阻，不要覆盖dummy
1 m# O8 x0 ~% X* L9 b4 H1 K# E
79 06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处报错.要在拐角处加宽金属线.
! M/ P5 U7 W3 m/ X
80 最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免改错影响lvs不通过,旧版图也被保存下来了.
3 S& v# c2 L z* j# ^
81 Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高层cell的布局经常会改动,走线容易因为cell的移动变得混乱.
, S6 @6 a H* y
82 DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.
7 Q5 }2 U9 R8 D1 [' Z' c1 ]( h
83 做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间.
7 J! T/ s6 j7 u+ e+ s1 r% z
容易犯的错误
% Z4 k v; ~0 ^0 R1 e8 J, D0 U
84 电阻忘记加dummy
* E/ p% e* s9 V8 l! q. u
85 使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏.
, P# ]7 U$ G8 \
86 使用strech功能时错选.每次操作时注意看图左下角提示.
2 k/ z3 e% m) m9 ^! v/ s9 I, [
87 Op电路中输入放大端的管子的衬底不接vddb/vddx.
+ R0 c ]" i2 ?. Y
88 是否按下capslock键后没有还原就操作
; r2 c* W& x+ }* X: L; G. U
节省面积的途径
" L% _# M! V; {0 F! G) B
89 电源线下面可以画有器件.节省面积.
! k4 p! j. e1 G1 j
90 电阻上面可以走线，画电阻的区域可以充分利用。
* U+ F0 r! Y) q$ R+ b' }
91 电阻的长度画越长越省面积。
* d! a0 B# _: p1 t
92 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.
' f+ n, l4 M/ C% Q" O
93 做新版本的layout图时，旧图保存，不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连，可以从更改连线入手，减小走线面积。
' m$ Z) M. W; z$ ~7 \) ~$ i3 z8 c
94 版图中面积被device，device的间隔和走线空间分割。减小面积一般从走线空间入手，更改FLOORPLAN
作者:
minxia.lee
時間:
2008-2-26 10:33 AM
1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
+ z) f$ J5 E: F. F! v
请教二楼，是否一定要这样设置？倘若我按照规则上的最小尺寸来设置，可以吗？
作者:
minxia.lee
時間:
2008-2-26 11:43 AM
22 多晶硅栅不能两端都打孔连接金属。
3 d% b% i: n" X3 u5 P2 a
做了会有什么影响？
作者:
semico_ljj
時間:
2008-10-23 04:20 PM
"22 多晶硅栅不能两端都打孔连接金属。" 不会吧，我就是这么做的？？？有问题吗
作者:
lethalkiss1
時間:
2009-7-28 08:05 PM
22 多晶硅栅不能两端都打孔连接金属
* ?0 K8 l, N3 S$ v
同问！！！ 不明白原因
作者:
kstcandy
時間:
2009-8-9 10:00 PM
剛好要瞭解這方面的資訊，正好做來參考...
8 g& [- A& j/ G! k) J: F
5 s0 G( d. u+ ^( A
謝謝分享...
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