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標題:
偵測FPGA電路輸出上緣觸發問題
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作者:
wilson0426
時間:
2008-3-18 11:59 AM
標題:
偵測FPGA電路輸出上緣觸發問題
我現在在FPGA裡寫了二個COMPONENT，其中前級的輸出有一隻會輸入到下一級，而在下一級的電路中需要偵測該腳的上緣，但我在電路合成後，卻有出現下列的WARNING(我使用的是Xilinx的ise9.2.03i)：
9 ?1 u1 D9 W2 P& a
PhysDesignRules:372 - Gated clock. Clock net SYSTEM0/U4/sQEPPLS is sourced by a combinatorial pin. This is not good design practice. Use the CE pin to control the loading of data into the flip-flop.
5 u8 u- Y* @1 w
上面說明了我這樣的設計是不好的，我想請教一下各位高手，這樣的設計不好在那裡?此外我該怎麼設計才能消除這個warning，感謝各位大大。
作者:
addn
時間:
2008-3-18 11:01 PM
您好
" m z4 I3 q# u+ Q: m
你這樣的設計的確不太好
1 \ N- c, M6 h' h9 A* W
迅號經過第一個COMPONENT的輸出,在給
) H5 N; \ @1 l0 C& P$ M" o
第二個COMPONENT當觸發使用
5 M a* Z1 @3 g7 g
假設第一個COMPONENT的輸出含有組合羅輯
) ^" `6 e/ E- s! l
那麼輸出就會有毛刺現像,當邊緣觸發源會產生誤觸發
# Q8 D0 h0 {" @/ ~5 s
$ O$ z, Z2 q" a; V
建議用同步方式來設計,可以用上緣或下緣微分電路來做同步
作者:
wilson0426
時間:
2008-3-19 04:12 AM
十分感謝大大的說明，您的意思是指說，由第一個component出來的訊號，先經過上緣或下緣微分電路後，再輸入至下一級，而下一級再來判斷是否為1，以代替邊緣觸發的方式嗎?
`/ s" h {* y1 h3 u8 e
此外，同步的意思是指前級與後級用clock同步嗎??還是說是以經過微分電路出來的訊號來同步???
1 L5 \5 Z( U2 A* Y
最後還想請問一點，為何輸出含有組合邏輯會產生毛剌現象呢??
" _0 l# q! j9 A1 G
小弟才疏學淺，希望大大能再給予一些指點，謝謝您。
作者:
addn
時間:
2008-3-19 08:58 AM
您好
& \ K: s5 z+ M9 P& ]
關於毛刺請參考
: }: R; u# l' x1 n7 | x8 { O8 a
http://www.haifeng.idv.tw/leo/cg ... pic=214&show=60
8 d% Z f4 o# @5 }
7 }! P8 C' c- V$ w
利用一個全域clock來作前後級和上緣或下緣微分電路的時鐘訊號
) ~) ^) {4 I2 F8 s; Z' k
建議先將上緣或下緣微分電路弄懂,就知道要怎解決你的問題了
1 q9 f# k R& C& Z& |
- l% |1 C( {3 J! N) H: z# x
[
本帖最後由 addn 於 2008-3-19 09:02 AM 編輯
]
作者:
wilson0426
時間:
2008-3-19 01:20 PM
標題:
回復 4# 的帖子
謝謝您的說明，讓我獲益良多。我已經去看過微分電路的設計了，我知道該怎麼去重新設計我的電路了，十分感謝您熱心解決我的問題。
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