Chip123 科技應用創新平台

標題: 請問latchup的正確講法 [打印本頁]
作者: tommy01    時間: 2008-3-19 11:59 PM
標題: 請問latchup的正確講法
latchup是因為靠近Rnwell電阻大,所以VB1<VE1=VDD所以第一及的BJT導通,所以產生射極電流,然後產生集極電流,集極電流流到Rsub(大電阻),所以端電壓升高也就是第二級的base端,所以第二級的bjt導通,所以產生第二級的Ic電流,所以IB1的電流變大,導致IE1也變大,如此一直循環導致電流越來越大,把晶片燒毀 不知道這樣說對不對,但書上說是VDD跟GND短路是捨麼意思?不是只是因為電流太大的緣故嗎?
* z) _: i" T. y% {1 Y8 ~- M9 Q" I請知道的大大回答我 謝謝
作者: y2kperfect    時間: 2008-3-20 08:22 AM
hi~
: Z, X( E# J* [' l8 n: o電流太大,形同短路: U7 @" v' w- L( l! O
所以直接說VDD與GND SHORT
作者: yhchang    時間: 2008-3-20 08:28 AM
我對這問題的理解如下:
/ j0 [+ y! k4 Q7 `4 x7 T. c
% J7 [/ _+ ~* v" @1.
' r2 ^- k  j& z* T0 W* x$ Q. V1 pCMOS製程  我們做出來的電路  如果正常工作  電流應該是會在 substrate 基底的表面流動.....$ n( |6 n8 [1 c% i3 J
比方一個  反相器  如果正常工作時  不是PMOS開 NMOS關   就是NMOS開  PMOS關
' v5 l$ I8 o& m5 q% A, S如果哪天   NMOS PMOS 都開,  那這個反相器 就無法正常工作了  (已經沒有反相的效果) ( i  X$ k8 K9 J$ v& H4 r$ v
輸出  OUT  那一點  PMOS NMOS的電流在 Fighting.  此時  電流正是從 VDD流到 VSS去...7 \5 B( W, K1 H% l! ]
  l* J# k- [/ C  W9 U) o. f
2.  我原本預期電流只會在基底的表面流動.
6 D/ ?% s/ d6 \" P# r5 T     但只要LATCH-UP現象一發生  電流卻會在  基底  底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑); ]! z8 m3 a( c9 }/ |
     (這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...). F, m* }; m5 m6 x
     其他就麻煩您自己看教科書   SCR電路  等效於  CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應  只要發生 Chip就會死得不明不白.../ w4 F7 z# a0 K) y* ]
     教科書上通常會寫  降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應, / H+ u8 J& x& [  |# u
     Layout上常見的作法就是每隔一段距離就要打 contact上去
/ y2 P! H. X% ~9 g% N/ K& c      主旨就是在降低 Rwell電阻.
( y& Z8 C5 X( s     不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.
% J' ^6 }0 _( o/ F6 o- \
- w, S" K" `, |6 R3 Y如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.; J4 m( `, c2 i) ~
0 m0 ^- t) ]  r7 |
[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ]
作者: ryan1    時間: 2008-3-20 10:07 AM
請問一下什麼是SCR呢?
- |9 h, B* G! A4 O  j**因為要防latch up 就高壓與低壓隔開.ESD的PMOS 與NMOS隔開.
作者: y2kperfect    時間: 2008-3-20 01:09 PM
SCR:矽控整流子
4 l) J1 K# K7 X, c; p& F其實就像BJT,只是它用來做開關而已
1 c5 o7 |2 k7 {. c8 @但其結構是為PNPN,啟動後就永久開啟,需OPEN才會停止. T5 z9 B# P1 [6 U% x1 k3 g* o  d0 v
典型的SCR開啟時間是1us左右,關閉時間約5~30us
作者: minxia.lee    時間: 2008-3-21 12:00 PM
这几天老听到说片子LATCH-UP了，但是我从书上看到的，这种现象只在PMOS NMOS之间容易发生，若单种MOS管在一个地方的话就不会发生，是吗？对于这个问题我一直不是很理解，请各位指教指教~
作者: ryan1    時間: 2008-3-25 10:23 AM
標題: 回復 5# 的帖子
Thanks for your answer.
7 W- ]  u: n; k- z0 a: OThanks for your answer.
7 x# ^5 g6 N" p; a& j/ M- N5 R$ vThanks for your answer.
作者: yhchang    時間: 2008-3-27 10:45 PM
標題: 回復 6# 的帖子
我的理解是 如果 PMOS 與NMOS 距離夠遠  中間又有 Guard ring 圍住的話
* r3 n; A5 j) ^, W* |那麼substrate底下所構成的等效電路 就不是  SCR電路
2 H4 l8 j3 X0 Q7 ]& \! t! r而是單獨的 PMOS  或 單獨的NMOS
作者: betterliu    時間: 2008-3-30 08:43 PM
接樓上：' J6 Q$ B+ s2 s* J6 g
其實我也一直在想，經常說的latch-up都是PMOS和NMOS之間的，但是好像聽説異電位的NWell之間 更容易 發生。" m$ y: b( Z8 D' u: c6 x5 r) m
還有一個問題是，如果NMOS的一個端接的是VDD要注意什麽，是不是要注意ERC會引起擊穿還是什麽啊？
作者: arthur03226    時間: 2008-5-21 01:16 PM
原帖由 tommy01 於 2008-3-19 11:59 PM 發表 7 E% d# c3 Y! k
latchup是因為靠近Rnwell電阻大,所以VB1

, o6 i( r9 A" [# |/ {! ?4 a- {6 I
7 A4 t* z" p  F+ Y& O! d) ~
latch up一但發生，最後的結果不是gate被打穿就是juntion punch through或是metal燒毀。- D# O5 m* @$ _7 F
除了最後一項原因，其他會導致vdd gnd short所以書上講的也沒錯。* s! V. u7 d% i$ p
只是他只講出結果而已。
作者: Liwayi    時間: 2010-12-9 09:25 PM
蟹蟹大大分享
/ S% o& Z6 h9 R5 Z受益良多
作者: a5416148    時間: 2017-2-9 04:24 PM
謝謝講解
( X6 J) `& C$ k/ i$ B早一點看到就不會懊惱就麼久了
作者: woga668    時間: 2021-3-16 12:57 PM
謝謝大大無私分享/ N7 {7 [; Q9 C0 u
受益良多感恩大德
作者: CrisWu0966    時間: 2021-6-3 11:37 PM
謝謝大大無私分享/ Q" v7 m$ N4 f% k- i' s3 d. e9 q, e
受益良多感恩大德
作者: huangleelung    時間: 2021-6-28 10:13 AM
CMOS剖面圖畫出來，寄生BJT跟R標示出來，解釋一下寄生電路的動作原理
作者: szona44250    時間: 2021-8-23 05:03 PM
感謝大大講解  T- i8 ^7 K7 s6 n5 ]+ c
非常謝謝
作者: nyy34345    時間: 2021-8-25 09:19 AM
( J1 ~& h+ S  A1 o0 M4 Z5 I
Thanks for your answer.; d4 w8 w& ~! }3 ~4 ?( n
Thanks for your answer.
9 d' [, N% c; K+ eThanks for your answer.



歡迎光臨 Chip123 科技應用創新平台 (http://free.vireal.world/chip123_website/innoingbbs/) Powered by Discuz! X3.2