Chip123 科技應用創新平台
標題:
關於Design Vision的問題
[打印本頁]
作者:
小人發
時間:
2008-3-27 09:14 PM
標題:
關於Design Vision的問題
用工作站跑verilog的時候
+ R, Q# u/ u; j, T
在DV的階段 出現了一個警告
3 u1 T$ p) y& U$ g2 W1 ?$ E
3 Q' v4 p- I' W, [1 o
Warning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix. Please use the change_names command to make the correct changes before invoking the verilog writer. (VO-11)
4 k4 x1 O y& c4 ^2 b/ y# \9 u: d: w
7 @' k" j: a* n- r% i/ t1 d; M6 J
這是代表我的code哪裡有問題呢
作者:
cmyang
時間:
2008-4-2 11:23 AM
看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
2 c+ _$ S2 ]+ X" h# Z( N' K
若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係
作者:
小人發
時間:
2008-4-9 07:56 PM
原來是floating的問題
7 W: }6 ]/ z( ^
了解了
8 d# O# G; a i! ?$ p
感謝你的解答
" D" L( r2 Q! N% I% |1 p
-----------------------------------------------------
! w) z# D' A, t& j7 ^6 T; K+ w
另外還有一個問題 也是在DV階段跑出來的warning 如下:
% p9 g: X( C0 }3 q
+ q k% w6 o* J" D6 t v
design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
. s2 S! S+ g+ c, J, |
Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
; |! `7 ?/ n4 e/ a* C
Information: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
/ w9 E) I- c1 R* D
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
6 A/ M9 i) J! S$ d5 j5 @% X
to break a timing loop. (OPT-314)
3 m0 k1 X: l( i4 P
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
* o9 F& P% Y6 m: N6 l& Q
to break a timing loop. (OPT-314)
, N. c- v& a3 ?8 B) {
. w4 m4 N; k: [8 h- R$ Y) @ g5 J/ n
要怎麼判斷這些warning是必須要解決的
' F& D: R4 L% m9 p6 E$ k
因為我還可以把波型合成出來
( T5 n% R0 ^0 x* V; Y7 _+ O, L
可是我怕最後layout部份會有問題
& A8 \% ^9 ]) c+ L
! N4 k6 c$ V! _
[
本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯
]
作者:
bbcall
時間:
2008-4-9 09:51 PM
看合成後的 netlist 是否產生 combinational loop 吧!
3 z/ ~9 s$ ?9 a8 }5 I7 w
如果確定合成沒錯, 即可忽略此訊息~
作者:
小人發
時間:
2008-4-10 04:03 PM
標題:
回復 4# 的帖子
要怎麼看阿 ~~
2 r. K9 I$ M3 w: {* }
怎麼確定合成沒錯
! j* E+ b$ Q: G' g, Y7 c8 r
還有combinational loop 這是要確定什麼
作者:
小人發
時間:
2008-4-11 04:38 PM
各位大大 可以幫我看一下這行verilog的問題出在哪嗎
* h. m/ x/ {' @2 q; S& j" `" n
我應該要怎麼修改才好
8 |( W6 ^/ y$ v" b; n# v& m3 b- p
k, ]( d7 y1 ]+ g4 v
assign sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};
; ^4 R [) b+ k4 @' U" @0 X
# x7 A% R: U/ D: i
因為是用工作站轉出netlist 然後再合成波形
+ V& z9 L' c" t3 x. C# B
會出現幾個warning
作者:
kevin
時間:
2008-4-14 11:27 AM
我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.
歡迎光臨 Chip123 科技應用創新平台 (http://free.vireal.world/chip123_website/innoingbbs/)
Powered by Discuz! X3.2
" D" L( r2 Q! N% I% |1 p